新手layout 學生題~missing gate?

youshutupcc

剛剛layout完
8 G) M; ?- {& C5 F
drc過了

可是lvs一直說是missing gate

請問missing gate有可能是哪些地方產生問題..
9 V+ V' O1 d, w, \" a# G
debug一天了..就是有盲點..
, L6 D! c2 p9 H& [+ u
3 }9 B* T3 L5 \; \% r+ q請高人指點指點 <●>

謝謝^^

motofatfat

多PO一點訊息上來
7 r# o0 p( q% O如 LVS  report
以目前看到的資訊
/ ~6 g9 ]/ P* B4 Q) h只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
導致LVS判斷你有地方沒有畫出來
/ }, P; p, p8 ~不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵
0 `2 [! b& z4 ?7 ?6 @1 s- S
9 ]6 @: I& v4 q3 S9 ^4 L& G+ B這問題很常見

2 S/ ]! I+ y8 r. [  }9 g也很好解決...

你去看lvs的 report
  S$ x) T6 Q5 W  a往下拉~
會看到一個資料
/ z. U! ?1 V" K9 f$ G5 Y. {上面寫
source 和 layout
& r5 |/ }/ J* T4 t你兩個去對照一下
9 k3 R/ p! c! y& z! ^% _- M3 ^4 D就可以看到是那一個閘極畫錯了
不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
0 @9 H9 W/ y! u/ |! x& G你應該由電晶體邏輯閘跟layout去查看看腳位