1 W, ~, K6 u+ H% @; J; s3 n h 應該先確定LDO的current loading/capacitance loading, 有沒有限制不能有off-chip cap - W( r6 T( w* U2 t$ R6 o 再來是output driver 大小7 h; }" r* z4 |# A
folded cascode 最後再來調整' t) a, g. x) ~5 o9 f7 h
你的問題是一個3 stage op design的問題.
我的OP phase一直調不高- `/ @* K: _* v L: x/ e
請問是因為我沒家輸出電容的關係嗎& A A) I4 i; J1 K
我加上輸出電容，發現phase變高 p4 s$ z0 h2 ^8 ~) x
請問有什方法可 ...; F* ~9 ^, V! H
st31400 發表於 2009-9-28 02:04 AM
' q( Y( s) y! v& u+ I Y5 q4 I
; j$ g% N' c. w. E% b' F. T+ H
4 R& e6 ~: M: R( _' u
通常是需要最後掛上輸出電容才模擬的phase，因此主極點由最後電容決定。" Z. H* ]' T0 G2 \
如果不掛上的話，就尋找電路中可能出現主極點的位置，就已這篇的fold為例，位置在電流鏡的節點上。然後根據計算主題的公式，調整gm或者電流去改變。
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狗仔卡
發表於 2009-12-31 11:36:06
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