想問有關task的語法?

greatsky

我想問一下有關task的語法
我所知道的是，task 可以有零個或者多個宣告來使用
( o6 L: W) |4 i但若我只是想在程式中 例用task的方式添加到主程式，把子程式放置在另一個檔案中
這樣的方式不知該如何使用?

我目前是在撰寫用於simulation環境下的verilog code
那我添加的部份是很大一段的 force訊號.. 這些訊號很明顯就沒有額外需要宣告in / out 的部份
$ c4 {! f2 m6 D$ N8 J9 T那我該怎麼寫較好?
4 O0 f* A( q- k/ d
9 l9 o+ Y( E! t引述一下 簡短的程式
+ U, L9 f8 s6 v       for(i = 0; .. .. ..) begin
        ... ...
8 e  }7 S; M. s; H6 D       transfer_bulk_OUT(address, endpt, exp_bytecount, 1, Status);
# H* {2 q& ?3 d2 h) e       if (Status == MYNAK)
          printstatus(Status, MYNAK);
       else
          check_udc_if_hshk(1'b1, 1'b1);
5 U' l0 L5 S# w9 m" K       #5000;
    if(i == 1)  begin
5 N* ]4 n9 x% l/ w( R        #140_000;
, ]1 F- H: R9 k/ f# k     z_fix_tasks;                        <= 在此部份想要添加子程式進來  可以這樣添加嗎?
    end
5 K8 n2 u( b% A7 @0 }6 G' lend

masonchung

只要在initial 或 always的 block內 呼叫 TASK 即可以用吧

greatsky

自己回覆一下好了！
- z8 t2 C2 _- B+ n: p1 H
我之前不解的地方是在 書本上所指的 task語法範例會包含輸入/輸出
ex:
; T# [& L3 u$ @1 v& }input    clk,a,b,c;
! E! z, d$ X. U9 g2 ~9 c) L! Goutput  d_out;

! V# g5 ]! v) |  ireg      d;
9 a; |8 s  X0 L2 W/ d7 x9 B" palways (posedge clk) begin
       temp_task(a,b,c);
       d_out = ~c;
end
1 v/ G0 P+ @* `; y3 M  S
1 N! Y: u/ |0 s% p- ^  task temp_task;
, b1 f, _: D6 P- S     input  x,y;
5 q2 @; g, ~/ S1 I  e# ?8 S     output  z;
  S9 n  l; @1 z! ]+ o0 f. K- ?   
( W$ R0 x) o: v$ X6 H! W5 q. O$ `. t     reg z;
         z = x + y;
# i! A/ \  i" y! ~, b  endtask
: A/ ~; a- e" R' w% A" i+ E8 z
那我的情況，主要是只做單純的task 沒有in / out
7 h4 B4 L! }- |2 R所以直接在simulation中加入task's name(ex:temp_task)
1 o6 H) R" H  i4 C1 u等到程式直接執行到該行就會進入到指定的task中，執行程式..
5 h+ Y  T7 Y9 K* K4 S4 Q; M
7 w% U% M! x4 `0 q6 r" I  p" ?這個應該是蠻基本的...以前沒用過，在發問時不確定是不是能這麼做，編譯時一直出現Error，害我以為這樣會不能執行..Orz

stanlly9

ㄝ都，雖然年代久遠不過還是回答一下@@
) z0 f! a* G. V5 q' A. T答案是可以的
5 X* W$ A& d2 b' ~task也可以不使用local variable
直接也可以對golbal variable進行更動
. w$ X5 e. {+ a- ?2 f' t但是這個task的動作內容必須在同一個endmudule之內才可以。