DAC的LAYOUT排列方式

louisli · 發表於 2008-2-21 00:37:59

各位大大好:小弟最近在做DAC電路的LAYOUT,想請問各位大大一般CURRENT-STEERING DAC的排列方式,是如何排列,謝謝!

shaq · 發表於 2008-2-21 09:09:10

以前我在學校時，有看過 Q2 Random Work 的排列方式，
paper 是說可降低 INL

paper 如附件所示，給你參考

louisli · 發表於 2008-2-21 09:32:42

感謝shaq大大無私的分享,相信會對我有幫助的,謝謝! thanks.

yhchang · 發表於 2008-2-27 02:56:47

最近在學Analog Layout
大部分的製程瑕疵都有辦法用 Layout技巧來解決, 但是Local的random variation就幾乎是無解
而這篇Paper 提到的Q-square Random walk Layout 排列方式
就是用來解決 common centriod 佈局所不能解決的 random Layout variation
在此也感謝 SHAQ大大無私的分享

L_ju · 發表於 2009-7-3 16:26:46

下载看看,感觉好东西啊,没人顶我顶

賴永諭 · 發表於 2009-7-3 18:05:12

可參考陳柏奇老師的上課講義!!
!!thanks!!!!

hitxiaojun · 發表於 2009-7-6 11:53:23

我在设计中参考过梯度误差补偿的排列方式，从仿真及测试结果看，10bit 200Mhz完全够用。贴上以前读过的一篇paper，以供参考。

[ 本帖最後由 hitxiaojun 於 2009-7-6 11:54 AM 編輯 ]

semico_ljj · 發表於 2009-7-9 09:06:46

很不错，谢谢大家！

gavin_su · 發表於 2009-7-10 11:03:25

谢谢shaq分享！！
正在考虑此问题。

liazhen · 發表於 2009-7-10 16:31:10

C. Lin and K. Bult, "A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2," IEEE Journal of Solid-State Circuits, vol. 33, pp. 1948 - 1958, December 1998

这篇论文也不错，参考一下。

ccp106 · 發表於 2010-4-4 10:51:02

谢谢各位共享，谢谢啊，哈哈

lennychen · 發表於 2010-4-5 17:30:55

有時候 paper的方法不見得很有效
要跟量測相對應

rainning · 發表於 2010-4-8 09:59:53

感謝shaq大大無私的分享

iamif520 · 發表於 2010-4-8 18:12:58

未來LAYOUT會用到，　　3QQ~

z753951 · 發表於 2010-6-11 20:52:21

感覺DAC跟PLL是一樣困難的東西....推!下載來參考!

brianchang0406 · 發表於 2010-12-22 14:13:42

感謝分享好好研究一下謝謝!! 在感謝!!

casper1628 · 發表於 2010-12-27 16:03:45

我也來研究看看，目前有需要～～～

averyer · 發表於 2011-3-17 17:03:18

謝謝分享~很受用~不錯的資訊~

weizhao101 · 發表於 2011-3-25 18:55:48

下载来看看~ 学习下~ 感谢了~

u9513349 · 發表於 2011-3-27 18:07:17

感謝你的分享!!!真的謝謝你!!!

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