LDO電路paper看到的一些問題！

ziv0819

' \2 V- _# i9 Q2 ?; x
% O9 |$ Q, I$ J! ^/ _這部份是說明esr補償的部份！
" S7 H$ X0 V# d) y, J5 H2 D有些東西我看不懂想請問各位大大！感謝！
3 i0 Y/ Z. }$ g) n6 f! V( _The incomplete pole-zero cancellation may
lead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
5 g. e7 j0 ?$ T; V7 wcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
( y1 a) g$ C4 p2 t% w$ n6 l[7] of the LDO upon load switching. Even worse, if the ESR
zero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
, d- A; c: B: Z! ]changes especially when a low-value output capacitor of
micro-farad range is used.
5 @# J) H9 U, z
我自已想這段話大楖是說明
若是esr補償點跑掉的話
在esr電容較小的情況下~
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
! s- v& a/ d8 r5 r(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
" q4 X# n* t3 `- F9 q4 f另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！
8 Z- Y. _" m- T% b0 B; X9 k5 [4 d# d
另外想問一下~如果本文真的是我想的這樣的話！
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
8 f! J2 S# b2 ?0 ?7 F這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
$ n, ~1 U6 k) l/ b4 M由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
- a9 y, X( ~9 E: K6 R: [0 O; @這樣會使Transient time變長,
; T% t3 h5 ]  `# m即使設計的LDO單位頻寬是很寬的.
  f' ]* a, ~/ ]$ o  S+ F3 b令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
看來還需要再多多找尋這些東西的相關data
6 W( z( w& B# \0 l3 `另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
6 R2 }2 z% _1 l$ M' g) M. s的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
; W; }. t/ `! c0 R! y這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
& v  x& t/ Q1 u& U- _* f' p再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
; D" t/ v% H; U: `2 @這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
; C9 ?7 u. z3 Q感謝大大的幫忙！
* ]; W( Z) W. v2 a這樣我省了好多時間喔！
果然給會的人一點就通~
7 D  T) i# v9 y) I/ I, {自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
目前ldo的重點我覺的是補償的方式
6 \4 u  d# \3 W2 G1 C所以若補償方式都很上手的話
! Q" s6 q  G8 q+ u4 \1 |; R: o: z未來轉其它的類比電路都會很容易就可以上手！
! N/ p% d% K' M2 w有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
" m4 D* Y# K0 {) ~粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
) ^! a/ u5 o3 U# V不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

/ o( T. ^( t" ~' N9 [5 O有關pole-zero doublet 跟系統暫態行為的分析
0 ~; @/ W) f1 S  z: Y7 q0 d. R5 o附檔中的文件有不錯的說明
大意是說若這個double的位置在高頻
則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
; J1 e3 M' j8 U則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
3 r* _7 w. @8 D" d2 Z* z希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
8 F  {+ u" T6 l感謝大大分享喔!