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樓主: ywliaob
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[問題求助] 請問一下有關Tanner的教材

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21#
發表於 2007-9-27 23:25:51 | 只看該作者
問題終於解決囉且畫完一個DRC通過的反相器,真的非常謝謝 大大您^^' I. s8 n2 h) {; U: y
畫的過程中也了解錯誤訊息表達的意思,cadence  tools 畫完layout再跑calibre的DRC 其錯誤訊息 反而只能看懂部份文字而已,這一點反而 L-EDIT   DRC較容易理解  合適初學者 捏><
% g2 ^, \3 r5 {0 c: _4 a! _/ v8 F另外因為小妹是從大陸網站下載軟體地,所以那些說明檔全沒附給我.... 無法看說明。
: f  O- |% r, |& e1 z+ s所以當然也沒有T-SPICE的說明檔,而小妹自已借台科大 出版社的書來研究,只是裡面對於power 的測量並沒寫清楚怎設 捏?  power有2項參數設定; 1項是輸入要測量的時間、1項是提供電源名稱。. Y9 m6 E5 R: \' m- U) L3 q
但"電源名稱  "  小妹實在不知怎設 ...  跑spice一直  這項指令錯誤, 我看台科大及謝永瑞的書都沒寫清楚怎設捏.....
9 n1 G$ o) W4 o1 m8 F至於廖預評的書 暫時借不到,所以能麻煩大大  有空時 再回答 這點好嗎  謝謝你囉^^
22#
發表於 2007-9-28 04:58:20 | 只看該作者
謝謝你~~去望逛看什麼網站~~~~  ^^
23#
發表於 2007-9-28 10:51:34 | 只看該作者
小妹對於lvs使用上也有問題想請教,因為出現錯誤訊息 不知為何無法跑!9 f' o7 Y# K) \+ V3 C8 T
訊息:the file is binary,LVS can not perfrom iteration
) `0 J8 j6 ?4 f/ L-----------------------2 l: s. y& R4 Q* x( S
不懂為何說我檔案是2進制檔不能重覆執行.....& U9 n9 Y$ \0 Q6 m
我在LVS Setup 設定畫面中2 b' P; L* I/ T
layout netlist項: 選擇 .spc檔(佈局後轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)
2 Y* N/ \  w) k* b1 Z" x" a$ s7 p/ ~! K& n: }6 H
schematic netlist項:.sp(L-EDIT轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住): {- Q" s2 [* c. {5 s

' r& z" L8 F5 |7 k  z; houtput file項:就隨意選擇1個存放目錄 自已命名 要儲存的結果檔名 .out
3 z7 d  f5 a. d3 w; q$ N, A5 d) c----------------------------------------5 C: k$ L) B0 Q
然後跑LVS 則出現如此錯誤訊息  不知為何?+ b$ A8 A% ], b4 C5 F
我也試過將模型檔案  和.sp  及 .spc  三個檔案複制到  LVS目錄 避免LVS執行時找不到file  但也沒用!
; W2 b% B: ~) _% e& I所以能麻煩有大大  可否告知我 這是什麼原因  謝謝唷^^
2 Y7 ?/ q7 F8 e& n因為我大略只剩LVS 還不會使用 ^^
24#
發表於 2007-9-29 21:00:45 | 只看該作者

回復 21# 23#的帖子

把相關command and netlist貼上來,幫你看...1 q2 n$ P5 l" \) n7 v9 H/ d* `
' A+ h2 R; }% [& B" q7 V
[ 本帖最後由 m851055 於 2007-9-29 09:01 PM 編輯 ]
25#
發表於 2007-9-29 22:34:21 | 只看該作者
謝謝!. l$ V' }+ f. Y
我的S-EDIT轉出的netlist檔名為INV.sp     ;     大寫檔名: A4 w, }( E3 u
        L-EDIT轉出的檔名為inv.spc ;  小寫檔名+ N2 h9 A9 ~' r% z  ^
2個檔案存放位置在LVS資料夾下;4 D0 z, `1 c, x& ?) D6 B
INV.sp   netlist及我加入的command如下:-----------------------------------------------------+ G; ~# O) C7 ?# N8 q# ?7 a
* SPICE netlist written by S-Edit Win32 7.03' @: H1 k9 G5 X
* Written on Sep 29, 2007 at 22:01:15
" s7 ]$ b3 x0 u2 H
% D0 \8 x# e/ L+ x2 [( p* Waveform probing commands
" C7 ~# M* V, F0 F, o) ^.probe- e. n, r) S! @: U- Y( [1 Q( d
.probe noise dn(*,TOT)
* D% T; G* ^5 I* H$ g7 s.acmodel {*}
1 c; x7 D8 @% D, [7 l) I' |, H.options probefilename="C:\Documents and Settings\Administrator\桌面\tanner完整版\TSpice70\INV.dat"
7 g5 A. {. D. `, J' x3 b+ probesdbfile="C:\Documents and Settings\Administrator\桌面\tanner完整版\S-Edit\59513042\基本閘.sdb"
0 b  R* [4 T9 ?6 z& Q) U9 a+ probetopmodule="INV"& t1 M$ S* i5 Y3 U1 s. S/ j' w
.include 'ml2_125.md'" f6 N9 d4 y& _3 {% j; Q: m

! M6 H0 }5 F+ l* Main circuit: INV
# P& l; n* d% ~0 _" IM1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u : C, P* `1 y9 x! y3 G
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u: ?3 y& U) `5 r6 c
* End of main circuit: INV( h; l% C0 e/ t! s$ `+ N
----------------------------------------------
& |  `- `2 x8 L/ h我只在裡面加入.include 'ml2_125.md'         這一行令命而已 。% |3 X7 `+ \, k  J$ O

; z9 R# j# t( q2 G( d! S4 |inv.spc  netlist及所加入的command如下:------------------------------------------------4 M% |4 X3 U/ z( B. @
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;
. d* J5 U" B, H/ k* TDB File:  C:\Documents and Settings\Administrator\桌面\tanner完整版\LEdit90\59513042\基本閘.tdb
$ e5 b6 A6 N* p7 j4 ~* Cell:  inv        Version 1.15! P6 L) H+ N6 I% d) _
* Extract Definition File:  ..\Samples\SPR\example1\lights.ext
8 W: H3 N! Q4 w* U3 e: k  {* Extract Date and Time:  09/29/2007 - 21:59' E. m9 T$ E, B3 U* n; B
0 u( J) V7 p' d
* Warning:  Layers with Unassigned AREA Capacitance./ R1 J5 M) F: E- }
*   < Base Resistor ID>
1 q1 d' k$ u3 M4 O*   < Diff Resistor ID>/ e' U. L( U+ O
*   <N Diff Resistor ID># t0 T" K4 L0 P; W7 T- b( d) n8 P
*   <oly2 Resistor ID>
! ]7 I3 a! m7 n: X*   <oly Resistor ID>% L; d/ p1 U+ D' S4 [# _7 e1 f, B
*   <MOS Capacitor ID>
+ d9 N: `1 y; h. v( I. x9 u*   <NMOS Capacitor ID>' Z( @- _& X( `( U( x
*   <N Well Resistor ID>
- p4 T1 j1 @5 B) W  o0 V- `- s- n* Warning:  Layers with Unassigned FRINGE Capacitance.
; E3 L7 |: t: v- _5 r*   < Base Resistor ID>
' q3 m) x% N3 H; M+ B*   < Diff Resistor ID>
2 c' C1 r1 i( _7 N*   <N Diff Resistor ID>
: U$ _2 y% ?0 S/ }*   <oly2 Resistor ID>* ^2 F& b1 ?! a' d! p
*   <oly Resistor ID>
4 v% G  @% `; I& U*   <MOS Capacitor ID>+ W* h& U& @& _& G9 @1 H
*   <NMOS Capacitor ID>: A% Y+ A2 ~; ?6 _1 P6 R* F
*   <oly1-Poly2 Capacitor ID>+ e" M+ Q9 ~$ A3 u0 V
*   <ad Comment>$ L6 j% q; U" ^; |$ m# B4 V
*   <N Well Resistor ID>& B% _! q( n% V& U
* Warning:  Layers with Zero Resistance.
. u& N& O* e2 ?( W*   < Base Resistor ID>$ i% ?; q4 q: `/ F+ e/ i# h
*   <MOS Capacitor ID>
; a# r1 u/ p! ^2 \3 p*   <NMOS Capacitor ID>, |6 L1 c& x% b! `& M5 j6 ^+ ~. X
*   <oly1-Poly2 Capacitor ID>. `$ d- S# L2 I, Y& n
*   <ad Comment>4 f8 u$ ~. @( n

2 I7 I  v* }" N( J5 n+ K! u* NODE NAME ALIASES
8 V5 k) K' d  z. U' ]* X*       1 = A (4.5,-6)7 E6 M% @3 W, K6 m4 d# [
*       2 = Y (17,-5.5)
# G* n; c9 M( @3 c3 ]' A2 K*       3 = GND (21,-23.5)) G( \; z8 ^  ~" |; N
*       4 = VDD (21,17)6 q$ G7 P: B) m7 H

8 @7 I* n4 [, j0 V6 C& |.include 'ml2_125.md'
0 C" k7 h+ c/ {, _) qM1 Y A VDD VDD PMOS L=2u W=9u
3 C8 q: t: x+ p  t4 i* M1 DRAIN GATE SOURCE BULK (14 1 16 10)
: e+ z- V' u9 U! DM2 Y A GND GND NMOS L=2u W=5u   ^$ y* U! w/ f. w( f6 m8 S
* M2 DRAIN GATE SOURCE BULK (14 -14 16 -9)
$ `/ [% h- o& |5 g) V1 C
' p: Q; N4 V% X5 f) H, ]: x$ T; ]) g* Total Nodes: 4# d, |- C; {8 }" B+ d% V! }$ a
* Total Elements: 2" [! s, d( E" Z: X
* Total Number of Shorted Elements not written to the SPICE file: 0
, r( c+ b; E  X  n" h' \! A* Extract Elapsed Time: 0 seconds) y, H# s4 U8 z5 @
.END
. U2 U7 N2 R9 m4 y/ G$ W----------------------------------------------; E/ L) Q! `) M! L$ X" @
我也只加入.include 'ml2_125.md'  這行命令而已4 C! o* l. N# j9 u

& \8 P7 q/ J, |& B+ Q1 w( A+ d
麻煩大大有空時 看一下唷   ,在此先謝謝您^^
* t$ f) A+ y. v* q
" a! `. t$ U' X  r/ l' F( d; Y; R" p# l[ 本帖最後由 君婷 於 2007-9-29 10:36 PM 編輯 ]
26#
發表於 2007-9-30 08:06:57 | 只看該作者
schematic change for 7 a, q% S4 a! q# X) ^
* Main circuit: INV
0 w- S' D. K$ N: JM1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u . o6 k- X% g# M, Y6 f
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u6 Y$ u) }4 ^& w
* End of main circuit: INV
/ {3 z+ V+ `, m" {( ?: C1 J7 |0 |1 K, d- g, x* c% P
layout command .include 'ml2_125.md' delete
27#
發表於 2007-9-30 23:31:52 | 只看該作者
您好 3 H' B6 z6 N1 L3 R. C7 q2 x
您是指schematic轉出的netlist 檔中  ,其中加入的.include 'ml2_125.md' delete 還要再加delete 指令,而我試過沒有空格開來 都仍一樣錯誤訊息無法跑。3 o- l# }. t$ H( F
我現在不知是不是自已跑LVS有設定上的錯誤,我操作方法如下:5 m6 \4 z; f3 Q/ e; V3 ]) Y; A1 o

5 [4 Z* |2 E8 T" Q# y7 H4 t# @開啟新檔、LVS setup,在input畫面中的layout netlist選項  選擇inv.spc
/ n) ~/ }3 U. v1 G$ j2 v; {                                                               schematic netlist選項  選擇INV.sp
; f8 d0 G3 L8 ?5 R1 o/ [                                           在output畫面中output file選項打勾並輸入要轉出檔案的存放路
( G; H$ }5 R9 g; }! s' Q                                                                                                                          徑與檔名     .out& p# A1 ?4 q* v1 v

# U/ U; b% _" {* J) f; m                                            overwrite  existing  output   files 也打勾
  d# I( W5 H2 n1 C, R# K最後直接執行F5 來RUN  + J: S( P: ?8 ?

- ^8 A+ n9 R; j( p, k7 S6 U不知是不是操作上有誤  ,是的話麻煩糾正   謝謝喔^^
28#
發表於 2007-10-1 22:30:11 | 只看該作者
將電路 netlist只留下
7 S" q' H% ?$ A/ f* Main circuit: INV
2 _# B9 i' M" J& p' E3 |M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u ) H2 M; F! i/ i7 ?
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
/ ^# H% U, T, h/ a5 Z( b* End of main circuit: INV  Z6 H. d- i  a( Z* ~1 Y

( e- {" }: c$ S" d* `% S8 }  z) ?layout刪除6 k, r. S  ^1 e6 [' U
.include 'ml2_125.md'
29#
發表於 2007-10-2 23:35:46 | 只看該作者
正開始學這個程式2 B+ i4 F; D% _# g
目前還不知道要怎麼用
. o5 j/ M9 E0 [6 D2 `希望這個教材有用
30#
發表於 2007-10-2 23:53:07 | 只看該作者
謝謝m851055的協助^^
( B& V' \1 U3 y小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
) e" u" e; L% l" S小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永瑞一本,終於學會第2套tools基本的使用,同時L-EDIT 中跑DRC的design rule 說明的很清楚 那邊的材質有什麼佈局上的錯誤,目前就僅差在LVS錯誤訊息不太會看!
$ E$ a( ^: ]) n4 L
0 x; h6 ^& x' V" v, o0 c學了2套tools後 ,想對樓上的黑天使說,tanner tools 真的對初學者很容易學習,只要你先了解書中介紹的s-edit及L-EDIT的檔案架構先,接著再照台科大教科書操作  很快就能了解 整過流程!- u" N2 E4 ?# {* M6 n+ P: S
因為tanner tools的教科書 其實寫的很齊全,但反而身為主流之一的cadence tools卻只有唐經洲一本繁體教科書有教實機操作過程,而趙敦華的寫的很簡略!
- z5 l, e9 A+ K
- R7 W9 ~% i; s; Q  {' U0 t( M小妹僅希望 會有作者願意像tanner tools的作者一樣  肯寫本更詳盡的繁體書,甚至介紹cadence 的command file如何撰寫,這樣大家不就可以像學tanner 一樣 邊自修邊問人嗎^^
$ A3 ~& R/ E' I6 r3 [2 z唐博士的繁體書已算是初學者內心必讀聖經  貢獻良多,希望還有第2本以上初學者聖經 ><
; _, i/ l9 ~: o2 @8 U" n大家就不用花錢特地去培訓....
31#
發表於 2007-10-12 09:43:47 | 只看該作者
Hi,
5 X3 r% v; c7 C1 a& ~
7 z1 d5 y) X1 @! ~CIC有出一tanner的pdf檔,檔案名稱為:Full-Custom IC Design Flow for PC (Tanner)
32#
發表於 2007-10-13 23:14:17 | 只看該作者
我是一個LAYOUT的菜鳥......
1 a, q) f0 N' b" A9 A, h2 n& d/ R  c4 P. O' d  X, Q* `
謝謝各位學長們的資料了* F4 I4 J  `6 I

) `2 b. }& p7 p謝謝
33#
發表於 2007-10-15 10:12:09 | 只看該作者
m851055大大
6 f0 l+ P7 c! U: K" R請問一下 不知為何跑T-SPICE 按下RUN鍵後卻出現錯誤訊息:: Z3 j  r+ R" D* N; V, |
could not run simulation.  R2 n" w7 |9 e! b( Y9 L3 h
please check your  dependencies.0 F3 W- _" _& c6 Q7 r7 K
然後出現過一次後下次再按run 之後皆沒跑模擬的訊息,最下方的狀態列中 該檔案的status顯示5 @& N; b, F& m: d
queued 的狀態。
# L" Y) n  g; W( g* Q: @不知是那裡有問題  跑T-SPICE時都直接出現queued 的狀態 ,過程中並沒跑SPICE的訊息) ?) u3 L. H( _
) }9 R: h7 B5 U! T. U" m0 F
麻煩有空時 能回答一下嗎   謝謝唷^^
34#
發表於 2007-10-15 12:03:47 | 只看該作者
抱歉 已解決了!
3 A/ v8 n4 U7 F3 n6 }. y+ F僅是小妹在T-SPICE 環境設定上的錯誤 才發生此問題!  不打擾大大了 謝謝^^
35#
發表於 2007-10-15 23:34:27 | 只看該作者
完全不懂大大說什麼~~來看看網頁在澆些什麼~~感謝大大的分享
36#
發表於 2007-10-16 06:24:25 | 只看該作者
小妹想請教一下 關於T-SPICE   使用 POWER的量測 設定上不是要設電源名稱和量測的起始、終止時間嗎?
! t: U3 i! P5 p! w0 }# T  e但小妹下指令如下:, ]" i" J% z) [0 A. o" B( \
.power  vdd 0ns  100ns
7 c, F! ~- e  L/ J: S# u1 c跑完後並沒量測power的訊息,小妹是想請教 電源名稱 那邊是怎設定的?書上只是大略帶過說輸入名稱和時間罷了耶!
" s7 E/ i) w  b6 f5 A* y8 {0 ~麻煩 大大們 有空的話 請說明一下 謝謝唷^^
37#
發表於 2007-10-16 22:00:20 | 只看該作者

回復 36# 的帖子

.power vdd Gnd 5.08 n5 f5 t# ~! \: v0 h7 y

' l0 K0 J2 Y+ ]6 _4 yvdd需和電路中之電源名稱相同1 `# t; P4 l& Z- o- x& U; \8 x
) w8 C. W$ P9 [2 E5 E) Y0 r, E- ]+ m% D
電源一般就如上列所是就可以了6 G3 E& Z5 ?5 C/ ]8 L* I4 \
+ C% M$ Y! H1 I' S
[ 本帖最後由 m851055 於 2007-10-16 10:22 PM 編輯 ]
38#
發表於 2007-10-23 20:35:04 | 只看該作者
不好意思喔^^# g: {# c1 o* v; P$ `/ f
不知可否 請問一下  tanner tools 使用L-EDIT 採用UMC 0.5um製程的範例檔案是什麼檔名?因為學校要等到明年才會開課教L-EDIT 而小妹之前從台科大的教科書中 開啟新的L-EDIT檔案並作基本設定  所套入的範例檔案之設定 乃是2um製程的,因為我看裡面設計規則poly最小寬度為2um。 小妹想請問一下試用版的 裡面有UMC 0.5UM製程的範例檔案   讓你能載入它的製程來進行0.5UM 佈局嗎? 7 e' V  R% M8 v  f2 m
如果各位先進們或是學校正好使用UMC 0.5UM製程的學生們 可以的話麻煩 告知一下好嗎 謝謝唷^^   (老師跟本不說 都說等到下學期開課時就會教你,明年就畢業了 實際上課才3個月)
39#
發表於 2007-10-23 21:41:38 | 只看該作者
我前一陣子也在找這類的書…
6 A0 u/ t2 N- c' y8 H' l圖書館應該會有吧~~可以去找找看!
40#
發表於 2007-11-29 11:41:16 | 只看該作者
原帖由 君婷 於 2007-10-2 11:53 PM 發表
; i8 M. ~; ?  z. `  o謝謝m851055的協助^^; g, [/ E0 s& ^9 }% U9 p0 r7 h
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
' l  x+ Q' d: H5 j1 I, C6 p" j小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永 ...

+ |" M$ ?9 U* _+ R! n& p' k$ s) M$ b9 |, L* o* I
應該是Cadence 以及Laker等大軟體2 e5 Q, H4 H8 ]: O. S- ^
一般人無法取得個人的license吧XDDD/ L9 U% @% V2 ?8 e8 H9 X9 [6 b6 S
也就少人寫了
4 P. U  E* l, r3 v: E; F, z而學校自己都會有人在training,所以囉~1 o1 U; U& D2 H
書的能見度就相對的減少~
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