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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer. c1 v8 I- S' R, ?; X5 P, }
請問此buffer要如何設計?!% b( @* d9 I6 ]( _
確切的流程為何?!, S% I8 R7 J# U" A
謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!
& Y1 n7 I7 a5 D: u) |- c謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!6 C; u- C8 h  v0 {7 g0 C
那要怎麼模擬呢?!
; z- P% q+ W5 g1 z假設負載為5pf
7 U4 v! _' A7 F& Q1 a( X* l: I但現在電路的輸出只推的動1pf; q/ e: S: b- G
那我的buffer該怎麼設計呢?!
1 E8 M1 B9 \7 t( L" j謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
/ L  U9 n& f: K$ p; H+ E$ }
  }% e6 x# Z/ ?  O如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
7 ^  }% |% y  r9 b* X) v* e9 r% N# q% }( h, W# S( J) k
或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...6 l% H" S. P, X
我的問題是
: z3 i2 ]  ?. \6 {" {每一極inverter(也就是buffer)的 pmos & nmos的size
- W, B8 a8 Q# a5 R該怎麼去求?!8 ]( S7 y; v2 W* I' K+ A8 C
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關% C5 E' X' e6 [" E, X- \
ex:假設現在的電路輸出端可以承受1pf的loading
: Z/ h6 C/ d  H; [   但如果是要改成推5pf的loading; @0 H% A( g) u$ n- H
   那buffer size該怎麼設計?!7 w; H4 G$ _" x' R
   我知道要設計成偶數級! {0 x3 T8 P7 f) Z: n
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!" f( V; I+ H# ^
   開始推的第一級size又是多少呢?!
6 ]9 r+ I" e% Q- n$ z/ [5 I0 k謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
' L3 }% r, d: k, L5 @9 t& S3 I( p7 j: b- i* v) V

0 m) r# g2 q: n$ x一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!
3 u- \5 o7 g  K1 D; _7 J我記得吳重雨老師曾經敎過!, w0 j* q7 h# F% j4 m
最佳的倍數是 e 約等於  2.78倍!!$ a7 m. `% X9 c# j/ m, a: }
目前常用的是 3 ~ 4 倍!!- i! G+ Z# R0 c3 U4 l+ l* j
最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
: c7 l3 n( P3 |0 G: A- W2 S2 W而且此 Buffer 也不要串太多比較好!!* D8 m7 e$ @0 T1 A* N5 \
$ \( h$ L4 a+ Q4 \+ d# N8 Z
此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到) }2 X& ]; n8 p/ W- C1 T& L) ~
) R6 h" O6 B: J" m
與9樓所說的相同   Inverter  做Buffer來推動時( @$ }: ~, m  O0 l4 X
一定是偶數級來推動) W8 z% |5 }( ^7 n2 W
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
) J) b  v$ V" ?: H% ^# b- Y( s也就是 2.71828.....
! X/ H8 z& ^* C; l# N1 v/ s但實質上 電路的使用. P0 V# z# @: o" G# \
譬如我們  多半都是  2倍到4倍之間3 j$ E4 f' w* f" f! J
比如 第一級是    2/1   倍數是 3倍的話: R0 \# w$ g" i3 ]  t0 P  ^( R
第二級就是  6/3   第三級是  18/9   以此類推
" Y: S  [& W! M" ~3 O推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下: c6 j2 m, C: ~# `* `0 y
然後使用的總面積也不會太大的情況下4 ]8 ^; r6 K) S4 x5 A
就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
9 B5 b. [% x# r/ P; R, p4 s. e0 O大部分還是用3就好了! M* j& x+ L/ a/ @; K" W
記得layout時要很注意哦~因為越往後面，mos高度越高
/ c+ d6 l/ v7 g; ~% L- h4 L+ Z6 _9 j# g, [建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
! B& T( B( Y  r, d( N' h8 Z7 U然後contact多打幾個，特別是在輸入、輸出端
% w/ R# i2 A, D; G6 F& U6 Ometal打大片一點
% T+ C+ h6 t! ]- J1 Y: f9 T畢竟大size的buffer流過的電流較大
  I! e3 \6 E- n2 a& z7 d" ~會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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