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樓主: ywliaob
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[問題求助] 請問一下有關Tanner的教材

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21#
發表於 2007-9-27 23:25:51 | 只看該作者
問題終於解決囉且畫完一個DRC通過的反相器,真的非常謝謝 大大您^^
! d+ Y) U% Q$ z/ E畫的過程中也了解錯誤訊息表達的意思,cadence  tools 畫完layout再跑calibre的DRC 其錯誤訊息 反而只能看懂部份文字而已,這一點反而 L-EDIT   DRC較容易理解  合適初學者 捏><
$ g6 L6 k- X3 `! q: @! o另外因為小妹是從大陸網站下載軟體地,所以那些說明檔全沒附給我.... 無法看說明。) K6 H% X; u7 y( W' w3 c
所以當然也沒有T-SPICE的說明檔,而小妹自已借台科大 出版社的書來研究,只是裡面對於power 的測量並沒寫清楚怎設 捏?  power有2項參數設定; 1項是輸入要測量的時間、1項是提供電源名稱。
5 q' s8 ?# q) T. }8 G/ Z! ^" g但"電源名稱  "  小妹實在不知怎設 ...  跑spice一直  這項指令錯誤, 我看台科大及謝永瑞的書都沒寫清楚怎設捏.....4 B& |( L& V" z
至於廖預評的書 暫時借不到,所以能麻煩大大  有空時 再回答 這點好嗎  謝謝你囉^^
22#
發表於 2007-9-28 04:58:20 | 只看該作者
謝謝你~~去望逛看什麼網站~~~~  ^^
23#
發表於 2007-9-28 10:51:34 | 只看該作者
小妹對於lvs使用上也有問題想請教,因為出現錯誤訊息 不知為何無法跑!6 c! I3 B& `* c  N. a" l; z- f
訊息:the file is binary,LVS can not perfrom iteration* X" a/ g: F1 ~6 L- H
-----------------------, F9 m1 J4 _/ Q+ a- f" H0 |
不懂為何說我檔案是2進制檔不能重覆執行.....
- i5 _5 `: @6 q1 R9 q% J: \我在LVS Setup 設定畫面中- g$ O. K( c& {9 h5 z  A9 a/ C
layout netlist項: 選擇 .spc檔(佈局後轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)+ n/ G( t9 \9 y6 w

9 U, ~- c2 J8 q" q7 _8 v% Vschematic netlist項:.sp(L-EDIT轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)7 m; _2 e; G2 b2 e4 d
0 Z5 W# {' _  y, a7 H
output file項:就隨意選擇1個存放目錄 自已命名 要儲存的結果檔名 .out
& Z- l. `2 ^; N/ ]) y8 G: h* v----------------------------------------. ^. O5 a* F+ H5 s! b4 X7 R: k
然後跑LVS 則出現如此錯誤訊息  不知為何?
% m5 b  r$ R/ q/ f) ?我也試過將模型檔案  和.sp  及 .spc  三個檔案複制到  LVS目錄 避免LVS執行時找不到file  但也沒用!
7 `4 r0 k( w- W0 ~所以能麻煩有大大  可否告知我 這是什麼原因  謝謝唷^^; r, K8 c6 f3 X+ S+ n. r" }5 d
因為我大略只剩LVS 還不會使用 ^^
24#
發表於 2007-9-29 21:00:45 | 只看該作者

回復 21# 23#的帖子

把相關command and netlist貼上來,幫你看...
: `5 X8 p& c  J) u
2 c! q. ~1 y+ Y% J. n) N8 }8 x[ 本帖最後由 m851055 於 2007-9-29 09:01 PM 編輯 ]
25#
發表於 2007-9-29 22:34:21 | 只看該作者
謝謝!% p; O: t* R7 Z, ]9 ]
我的S-EDIT轉出的netlist檔名為INV.sp     ;     大寫檔名
- C- E3 v/ ]# E$ S, b4 Q% A' k        L-EDIT轉出的檔名為inv.spc ;  小寫檔名) M8 Y3 t* _/ |- {$ J6 b8 f
2個檔案存放位置在LVS資料夾下;
* [. u& D. B: O+ iINV.sp   netlist及我加入的command如下:-----------------------------------------------------
3 E1 J' M  v& P7 V: P5 p* SPICE netlist written by S-Edit Win32 7.03
% T" A$ `: ?2 ]+ ^* Written on Sep 29, 2007 at 22:01:158 z+ ~% a9 ^& _! b6 [' d9 ]- Y
. A" ^) f- T3 d  J4 ]% z% k
* Waveform probing commands# k$ P9 S# N0 S
.probe
( A% K: [. {  Z% V* a7 t.probe noise dn(*,TOT)
' q. W4 p+ U/ ]* l1 E.acmodel {*}  j1 A  ]5 @% y' E3 |& X4 J% w
.options probefilename="C:\Documents and Settings\Administrator\桌面\tanner完整版\TSpice70\INV.dat"
6 L4 N2 l  V" ^' L! K/ B+ probesdbfile="C:\Documents and Settings\Administrator\桌面\tanner完整版\S-Edit\59513042\基本閘.sdb"
! \9 s& P8 o0 f+ probetopmodule="INV"9 V' A7 E9 b( U+ I2 S7 \# F9 @, Z
.include 'ml2_125.md'6 H$ I2 F, M8 F& M5 X  W
* B, Y- `/ P- ]" b, Q" ^
* Main circuit: INV: v3 D2 ^+ Y/ V& `  }
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u 8 b7 R4 B% A6 G; P; q* W3 u% m( M
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u  }2 C7 Y2 l# O( u; S% X
* End of main circuit: INV% `& O2 e  L7 ^- W6 k/ Z" z
----------------------------------------------
5 G0 S/ Z4 l  L: c5 c我只在裡面加入.include 'ml2_125.md'         這一行令命而已 。
. Y( W) x7 f; W& x  C
" D" A# q" n. Y! r0 ginv.spc  netlist及所加入的command如下:------------------------------------------------( S& I/ }4 b! \$ {
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;
- k2 M& I4 n8 K  M1 Z* TDB File:  C:\Documents and Settings\Administrator\桌面\tanner完整版\LEdit90\59513042\基本閘.tdb
4 L+ x$ k1 r  l& ~! @* j/ W, N* Cell:  inv        Version 1.15
9 Y0 T! t  F9 r% P. \) k* Extract Definition File:  ..\Samples\SPR\example1\lights.ext( u; M  ]0 N' |8 |3 y8 C# C! g
* Extract Date and Time:  09/29/2007 - 21:59+ K  P/ ?: c7 S" ?& w

( b2 W% V4 B. Z! V* Warning:  Layers with Unassigned AREA Capacitance.
9 w5 [, @1 }6 C( B' N! y) Z& t*   < Base Resistor ID>( G, q7 V8 Y, `  a1 P
*   < Diff Resistor ID>
$ j* L+ s$ k0 Z2 I# l*   <N Diff Resistor ID>
/ X' c" g/ T+ e*   <oly2 Resistor ID>6 N4 W% r6 _2 r: d. l  [: C, z2 E
*   <oly Resistor ID>& L$ r2 O% o& v7 u  B, D: q) Q
*   <MOS Capacitor ID>+ k7 C; d( g3 j& |9 ~1 V
*   <NMOS Capacitor ID>( H* m6 a) u4 h, W
*   <N Well Resistor ID>9 n+ n. j9 H8 E$ N3 U: A9 s+ n
* Warning:  Layers with Unassigned FRINGE Capacitance.1 J" K" h& Z9 ^& ^( U
*   < Base Resistor ID>
2 h, G- [% b0 @: U, @7 h*   < Diff Resistor ID>
8 u5 k4 u, M9 L6 a+ J; N4 ^  [*   <N Diff Resistor ID>
+ W. w/ K6 M" s; G6 V4 x*   <oly2 Resistor ID>
8 x8 E: m4 O7 y. y* y*   <oly Resistor ID>5 N; e, G% C8 z9 c/ c0 N
*   <MOS Capacitor ID>* ]+ b0 b7 W& x* |4 Z+ ?. w
*   <NMOS Capacitor ID>" S: C' j& [( C* _  `$ b& G( v
*   <oly1-Poly2 Capacitor ID>
9 z$ N" Y& l2 M/ |  Q3 S' k' `/ V*   <ad Comment>
" n% @, A, y( Z/ U0 W9 n*   <N Well Resistor ID>
1 h2 {4 ?* }4 k& r: F* m8 H* Warning:  Layers with Zero Resistance.4 @- T0 f! X3 T& F$ ?- H+ G
*   < Base Resistor ID>
8 ^1 c6 V" S% [, e8 `*   <MOS Capacitor ID>  \3 x$ k; P# o; }# K
*   <NMOS Capacitor ID>: a$ ~0 Y  u+ }/ q+ L) q% u) W
*   <oly1-Poly2 Capacitor ID>! f9 U. c) f. t! P: J
*   <ad Comment>
, t: h. u5 b0 ]/ E+ R" K; a4 Z8 p6 R+ y) J
* NODE NAME ALIASES
( y/ y) C+ G+ ^. x2 ^*       1 = A (4.5,-6)4 S# k# j; p: E7 ?) |5 z! ^
*       2 = Y (17,-5.5)
/ G2 p9 A  M) u0 j) B' K% h* V*       3 = GND (21,-23.5)
3 `. j( @  L8 I  z7 m* L*       4 = VDD (21,17)
- H+ e8 B& v7 V9 g) U+ x- @) L) P/ V5 e
.include 'ml2_125.md'
3 {( U+ Q7 |) s6 W" Q" Q0 hM1 Y A VDD VDD PMOS L=2u W=9u
* S& c' w7 d$ r( b3 R" |* M1 DRAIN GATE SOURCE BULK (14 1 16 10) & s+ ?- _! ?8 ]  [! X& J0 C
M2 Y A GND GND NMOS L=2u W=5u $ K; ?; j5 P) X$ K0 t
* M2 DRAIN GATE SOURCE BULK (14 -14 16 -9)
4 A6 e/ D+ e( n1 C$ @; L, A
) {- ]* m& {4 w5 E+ U* Total Nodes: 4. `, _% d( B9 P" j( O: {
* Total Elements: 2
* N8 P; D6 y, Y# C9 `* Total Number of Shorted Elements not written to the SPICE file: 0! p$ ]4 Z$ Y2 w. e9 g' E) t
* Extract Elapsed Time: 0 seconds3 u! W2 W: W2 O- N
.END
  m6 l0 S& @" D  o( j  m----------------------------------------------
7 @. L$ J. g2 w6 ^* m; W1 b/ [1 y我也只加入.include 'ml2_125.md'  這行命令而已
1 i! G: m/ q; Y- k
" L& W% l& m9 M( f) u* X: r& l. o! d; g3 i) ~
麻煩大大有空時 看一下唷   ,在此先謝謝您^^0 J" a* p9 ~, [& S1 S* ]/ R

6 q5 w1 r/ I* j+ C[ 本帖最後由 君婷 於 2007-9-29 10:36 PM 編輯 ]
26#
發表於 2007-9-30 08:06:57 | 只看該作者
schematic change for - `7 Y8 ^& h, U3 J
* Main circuit: INV) S9 d1 _# ^% p( s! X
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
; a9 d4 Y' q# |+ @3 e; m6 JM2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u
  u7 @( u7 T/ }# x  t$ U; D! E* End of main circuit: INV
: I: [0 Q2 I* }" Q) s$ J. h0 j4 I) D
layout command .include 'ml2_125.md' delete
27#
發表於 2007-9-30 23:31:52 | 只看該作者
您好 8 f$ _! S5 U. ]% P, A% h
您是指schematic轉出的netlist 檔中  ,其中加入的.include 'ml2_125.md' delete 還要再加delete 指令,而我試過沒有空格開來 都仍一樣錯誤訊息無法跑。: k" j# G( B8 m
我現在不知是不是自已跑LVS有設定上的錯誤,我操作方法如下:
2 w1 P7 i# G; {5 @# k$ j/ N+ r4 U6 G  {* g( R' w
開啟新檔、LVS setup,在input畫面中的layout netlist選項  選擇inv.spc
& W, t$ l6 E+ O, r& k. }                                                               schematic netlist選項  選擇INV.sp  n# [- g) H# H9 A4 g
                                           在output畫面中output file選項打勾並輸入要轉出檔案的存放路1 f. z4 d5 i3 Z8 _, O5 x
                                                                                                                          徑與檔名     .out0 _. m1 T0 \+ W4 q: P
/ u8 G/ x3 T/ I: Q
                                            overwrite  existing  output   files 也打勾/ h( G  x3 [! G% A4 I
最後直接執行F5 來RUN  
  w5 Z8 H8 ]3 ^$ D/ o/ `/ M7 v7 d; N
不知是不是操作上有誤  ,是的話麻煩糾正   謝謝喔^^
28#
發表於 2007-10-1 22:30:11 | 只看該作者
將電路 netlist只留下
+ k& y( d. r0 G% a# |* Main circuit: INV: v' a2 U' l  E& N
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u 5 {( N% L, Z$ w) w; a
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u+ E+ y8 O( P* n. K( p
* End of main circuit: INV1 d: H! i: n6 t7 u* v

7 P# g3 z8 B. _1 @9 Q& C4 [layout刪除
; e7 {! g8 b# r- u, p) U .include 'ml2_125.md'
29#
發表於 2007-10-2 23:35:46 | 只看該作者
正開始學這個程式
4 q, @( r. [, k& x目前還不知道要怎麼用- N6 s4 P8 o- l, i5 z5 V6 ~8 ?
希望這個教材有用
30#
發表於 2007-10-2 23:53:07 | 只看該作者
謝謝m851055的協助^^
$ a9 u& K9 A8 w4 e( ]4 X3 k小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!/ o4 c# t' b" O: X0 K4 a; n
小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永瑞一本,終於學會第2套tools基本的使用,同時L-EDIT 中跑DRC的design rule 說明的很清楚 那邊的材質有什麼佈局上的錯誤,目前就僅差在LVS錯誤訊息不太會看!
+ V4 w7 x; w9 r  n" }( w5 i) S9 o6 n3 T
學了2套tools後 ,想對樓上的黑天使說,tanner tools 真的對初學者很容易學習,只要你先了解書中介紹的s-edit及L-EDIT的檔案架構先,接著再照台科大教科書操作  很快就能了解 整過流程!" T6 \: q4 a+ d0 R: O  i% ]3 ^
因為tanner tools的教科書 其實寫的很齊全,但反而身為主流之一的cadence tools卻只有唐經洲一本繁體教科書有教實機操作過程,而趙敦華的寫的很簡略!
: \) q" Y1 i# Y4 ]" n
2 T0 W4 r) q! w小妹僅希望 會有作者願意像tanner tools的作者一樣  肯寫本更詳盡的繁體書,甚至介紹cadence 的command file如何撰寫,這樣大家不就可以像學tanner 一樣 邊自修邊問人嗎^^( h& x1 i- b% b! h4 G9 t, i1 K
唐博士的繁體書已算是初學者內心必讀聖經  貢獻良多,希望還有第2本以上初學者聖經 ><6 s9 ~( t' a; t  g& n5 [5 M5 n
大家就不用花錢特地去培訓....
31#
發表於 2007-10-12 09:43:47 | 只看該作者
Hi,8 B7 _5 ^1 @: J/ S1 C7 O6 n1 w4 v( @

- b! }0 w8 F6 g0 aCIC有出一tanner的pdf檔,檔案名稱為:Full-Custom IC Design Flow for PC (Tanner)
32#
發表於 2007-10-13 23:14:17 | 只看該作者
我是一個LAYOUT的菜鳥......
, {6 H8 _  @, D" }/ e) G5 ]4 Z$ l! S1 M0 L) |8 x; f
謝謝各位學長們的資料了
' z! ?  x$ x5 v+ _+ ~+ v* Y3 H( S9 Q) l: `: K
謝謝
33#
發表於 2007-10-15 10:12:09 | 只看該作者
m851055大大2 e# X5 j. W4 k2 a( O
請問一下 不知為何跑T-SPICE 按下RUN鍵後卻出現錯誤訊息:5 V7 C& z' K) |6 d
could not run simulation.8 k, J* K3 p7 ?  C( f! r
please check your  dependencies., b: F" g9 k1 V
然後出現過一次後下次再按run 之後皆沒跑模擬的訊息,最下方的狀態列中 該檔案的status顯示- C; m; k4 W1 u$ |
queued 的狀態。. t# a) f( `3 N  P5 F* i/ [4 T1 X
不知是那裡有問題  跑T-SPICE時都直接出現queued 的狀態 ,過程中並沒跑SPICE的訊息
7 G0 U; Z' K% K& L, d! K; |/ G& J; Z' N; G" C" q" T
麻煩有空時 能回答一下嗎   謝謝唷^^
34#
發表於 2007-10-15 12:03:47 | 只看該作者
抱歉 已解決了!& g1 Q- n9 V0 i" B! w7 K
僅是小妹在T-SPICE 環境設定上的錯誤 才發生此問題!  不打擾大大了 謝謝^^
35#
發表於 2007-10-15 23:34:27 | 只看該作者
完全不懂大大說什麼~~來看看網頁在澆些什麼~~感謝大大的分享
36#
發表於 2007-10-16 06:24:25 | 只看該作者
小妹想請教一下 關於T-SPICE   使用 POWER的量測 設定上不是要設電源名稱和量測的起始、終止時間嗎?
2 H0 Q0 b, r2 }% X# E但小妹下指令如下:
5 ^" S6 o3 o" o+ Z.power  vdd 0ns  100ns: J' ^( E5 G9 d& L
跑完後並沒量測power的訊息,小妹是想請教 電源名稱 那邊是怎設定的?書上只是大略帶過說輸入名稱和時間罷了耶!* J" e+ d0 Z8 e8 g; J& f9 F& c
麻煩 大大們 有空的話 請說明一下 謝謝唷^^
37#
發表於 2007-10-16 22:00:20 | 只看該作者

回復 36# 的帖子

.power vdd Gnd 5.0/ H! v3 |  ?" R7 v" @0 W
2 B: F. q" j" s
vdd需和電路中之電源名稱相同- H( _% h. X$ p& I' O' x6 b
( C6 \+ `. @+ |
電源一般就如上列所是就可以了
' ?* `9 z0 X  F6 C6 A  k+ ^  T
  D3 t% Z; V3 m, t% B- f) {. n[ 本帖最後由 m851055 於 2007-10-16 10:22 PM 編輯 ]
38#
發表於 2007-10-23 20:35:04 | 只看該作者
不好意思喔^^
6 o( c) q! \# G+ ^4 m/ `- f不知可否 請問一下  tanner tools 使用L-EDIT 採用UMC 0.5um製程的範例檔案是什麼檔名?因為學校要等到明年才會開課教L-EDIT 而小妹之前從台科大的教科書中 開啟新的L-EDIT檔案並作基本設定  所套入的範例檔案之設定 乃是2um製程的,因為我看裡面設計規則poly最小寬度為2um。 小妹想請問一下試用版的 裡面有UMC 0.5UM製程的範例檔案   讓你能載入它的製程來進行0.5UM 佈局嗎? + ?6 H5 z- [8 R5 I( ~3 y" v
如果各位先進們或是學校正好使用UMC 0.5UM製程的學生們 可以的話麻煩 告知一下好嗎 謝謝唷^^   (老師跟本不說 都說等到下學期開課時就會教你,明年就畢業了 實際上課才3個月)
39#
發表於 2007-10-23 21:41:38 | 只看該作者
我前一陣子也在找這類的書…
; k3 {4 K7 v: a/ k; R+ Y8 k圖書館應該會有吧~~可以去找找看!
40#
發表於 2007-11-29 11:41:16 | 只看該作者
原帖由 君婷 於 2007-10-2 11:53 PM 發表
" W) K9 g7 T8 @0 I謝謝m851055的協助^^
" H) A" @: C: `- w小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
" @5 p0 E/ F8 C: P7 j& A. O小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永 ...
0 j% A( u/ r% A- u

- K" F7 p  [0 E$ S0 z* o+ C應該是Cadence 以及Laker等大軟體
% \8 W5 U( |: q: J3 F一般人無法取得個人的license吧XDDD
1 P# Z' d8 u- M3 ?+ m3 D* B也就少人寫了7 G% X( M5 y! z8 r% K3 w
而學校自己都會有人在training,所以囉~
0 A1 C5 I+ x# g+ o/ N5 g" Q書的能見度就相對的減少~
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