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我和同學使用cadence tools 畫所設計的全加器的schematic而跑pri-sim時順便測delay並計算每個clock的總平均延遲時間,但發現
+ }: k1 t8 u$ H/ p9 P到我測出的總平均延遲時間 與同學畫的所量測出來的居然不同!' ]! n# f8 f! E6 n; S
簡單點的說就是2人明明都畫一樣的電路 但測量每1個clock 的delay時間居然都不同? 電路波形我們有跑hspice看過沒有錯喔!4 z _$ w1 X0 [" {6 i
小妹現在想請教一下!$ H# Q% p* O4 H, u7 P: p
cadence tools畫schematic時 是不是在composer視窗裡所畫的電路圖其連接線畫長畫短 都會影響跑pri-sim時 測量出的delay時間皆不同?????
; Q+ K" w2 Q; j( ]+ g" O7 _" K9 V4 w& t不是只有畫layout時 才會因個人layout功力,使得跑post-sim時所測出的delay會不同嗎? 畫schematic也需要技巧? 否則影響pri-sim的結果?
: n% C, t! C. B. s) U我不過schematic畫的較隨便 為了趕時間 拉線拉的很難看 ,電路畫的很大 ,而同學是畫的很小,但我們測出的每一個clock的delay時間卻不同
. Q- o9 K) D0 U請問一下先進們 ,關於畫schematic 隨便畫 與畫的很好看 對於跑pri-sim 測delay時會有差別影響嗎? 畫schematic時不能隨便畫的難看嗎? 不是只要電路接對 跑pri-sim 時 波形正確不就好嗎? 是畫layout時才要講求技巧讓post-sim的波形能很好吧!, k4 c6 m; M% A' Q: t" q& f$ |
# ?2 L2 Q @; m2 N! e麻煩大大們能告訴我 cadence tools的使用經驗,因為我們老師時常開會 又找不到他問了! 謝謝^^ |
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