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你可以看看謝永瑞寫的vlsi概論 這本繁體書的介紹吧@@
: ~. V7 _6 Z+ S* f, s& z最簡單的一句話就是:探討vdd與vss短路的現象!
: _4 \8 c2 C. R# v. o8 B因為電路裡面因寄生電阻而產生寄生電路,而從寄生電路中可發現若寄生電阻越大將會使得vdd與vss之間的2棵TTL電晶體導通電流越大,於是當非常大時 vdd到vss之間已形同短路,這時就稱為latch-up 。7 _! N- B$ ^; L8 O3 Y9 N! P3 d
書上有畫它的寄生電路給你看,你看了就懂了!
+ z7 |9 } {5 m% ]' ]; s而為了降低此現象發生的可能性,則是想辦法降低其寄生電阻,書上就有提到佈局中用5種以上方法的介紹!4 {9 [, d# p3 o7 k# t
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不過我很好奇的是,不管是什麼現象問題 ,最後不是只要看post-sim波形好不好 就行了?6 f! c$ q Q% V; l
如果發生latch-up或其它初學者所不知的現象,我想跑post-sim時波形應該就會明顯的有問題才對! 所以畫 layout就是要想辦法把post-sim給跑的好就較不用懷疑會不會還產生什麼現象,只是畫很大電路時 這layout技巧 就是最主要的學問了...
9 K- [( F) W8 \9 y以上是小妹個人 看法,如有誤 請幫忙糾正 謝謝><
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另外像latch-up現象若發生,但你跑drc、lvs應該就不可能過了阿@@
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7 |. \! m+ ^" d9 b$ b: ~. @[ 本帖最後由 君婷 於 2007-11-13 08:47 AM 編輯 ] |
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