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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer
7 @9 o( R& `0 }  D0 y請問此buffer要如何設計?!  f! B! @4 T! F. k- y
確切的流程為何?!
- j" v: l: C% I8 c+ C6 m2 M* h謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!
6 `. D8 }$ l- y% s6 x4 K' ]/ i謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!
* f; J2 ^" D) _) g9 G# E3 Q那要怎麼模擬呢?!
: M" p# \8 P5 _假設負載為5pf
) `( t) [3 E) U7 _8 ^但現在電路的輸出只推的動1pf" }' k( n' |" x! E# E
那我的buffer該怎麼設計呢?!. t. R, \0 c3 O) b3 Z8 ]+ l
謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
. W, a5 z; X" B& `! e
: y2 w5 X. r; V' X/ ]如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
7 c% ?1 D9 X0 i% n5 d# H
1 }. e. [  j! l- s/ r或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...
# B5 E( i8 ]/ m* |: U/ a我的問題是
1 y. N+ H  Q" z* X* {每一極inverter(也就是buffer)的 pmos & nmos的size0 F- u0 R$ {" a# t3 ^- l6 L
該怎麼去求?!: ]: Z+ k+ [# J- v8 Z! i
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關( W# w' u' U$ \+ ?- h
ex:假設現在的電路輸出端可以承受1pf的loading5 d( z, B+ b3 A  x5 D
   但如果是要改成推5pf的loading7 ?: y- k3 m! a9 Y6 `* W5 k
   那buffer size該怎麼設計?!% |: a' S; p# g3 Z. t
   我知道要設計成偶數級
5 a7 A, ]3 o3 u: ]& x+ M- @    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!7 e! N: K7 ]( j% v
   開始推的第一級size又是多少呢?!) d- \7 ?; ^* P) k( ~! W' L+ @+ A
謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。3 s7 I8 Q" l+ r

  y2 F  F% q  i7 [& V8 E% Z6 U% U  Q4 `% f' b
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!
3 x0 t& A) c& S& j! x  g我記得吳重雨老師曾經敎過!/ @$ w0 W! s/ u
最佳的倍數是 e 約等於  2.78倍!!
" c) m! V7 d: v* Y( i目前常用的是 3 ~ 4 倍!!4 m* g  E$ _. x0 C9 ^1 S1 x
最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!0 V: {* D" @; h8 _7 a3 q' Q* u
而且此 Buffer 也不要串太多比較好!!8 o1 I$ X* R+ |1 a
) S) Z. Y7 y( A( u) R" m
此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到
2 ?  b9 h6 K7 q0 j- J$ v, ^1 I# A$ |# H3 G
與9樓所說的相同   Inverter  做Buffer來推動時
5 A) W3 z7 c9 }3 b/ O% t! I3 r: l7 x一定是偶數級來推動! p0 P3 I8 m) q7 G
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e# J* m2 e9 R( \* M' G
也就是 2.71828.....- h+ f( W5 g( v9 K0 O
但實質上 電路的使用
6 Z( c1 L8 _2 ?4 X5 Z: s譬如我們  多半都是  2倍到4倍之間
! n- M) s: `4 w# f% u* r比如 第一級是    2/1   倍數是 3倍的話3 K4 }7 X. d: {6 u9 k* }3 K4 S0 s+ e
第二級就是  6/3   第三級是  18/9   以此類推7 }' J) \* b9 d2 [
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
3 U) H$ ]3 P# v; f# M3 e然後使用的總面積也不會太大的情況下
9 X, G. X! f3 }% X2 V- ]就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
/ p+ F' B1 R0 K$ ?: P* p1 C大部分還是用3就好了
) E2 z0 d* C$ y記得layout時要很注意哦~因為越往後面，mos高度越高
1 q6 s5 |' X1 \! g8 s建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
; I7 h; g% S0 ^8 X6 c然後contact多打幾個，特別是在輸入、輸出端0 h- t$ ~% e$ Z& U, H- ?3 S6 u8 y
metal打大片一點- K: U* R/ a; |* n) M# l
畢竟大size的buffer流過的電流較大1 l' V4 `2 i; j5 a& Y
會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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