LATCH-UP最容易发生在模拟版图的哪个位置

minxia.lee

在一个模拟电路的版图中，哪些地方最容易发生LATCH-UP？
2 O/ I, U: Q& Y8 u! _% u是不是只会在PMOS NMOS之间的区域发生？
/ V! s) c9 U4 f那么我是否主要针对这些地方进行保护？
大大们都来讨论讨论~~

Nancy_Yeh

大部分出現在ESD&IO
在電路裡面只要PMOS和NMOS都會有LATCH-UP
PMOS要圍NIMP Ring
1 m3 e6 y% i, u) |: LNMOS要圍PIMP Ring
3 I/ X$ x8 ~# N( c, u0 J! T即可解決

daviv5

簡單說有比較大的電流，流過，pmos &nmos 沒有拉開合適的距，或者是sub r 沒降低就有可能觸發

simon

Substrate resistance 不易改變 , 若改變則元件特性可能因此而不同 .
, D' x4 P: j5 w$ L9 H若是將 pick-up 做好 , 降低 substrate current 則可降低 latch-up issue .

minxia.lee

谢谢楼上各位朋友的指教~~和帮助~~~~