VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
! B  e" b8 N8 O0 _
先execute了每一個file
(如附件中, 3個file
& p3 ]2 P: ^; [5 |. z2 Vlatch.vhd
; K7 Z+ ^" @% w; w# o' `5 }tb_latch.vhd
cfg_latch.vhd)
! d+ c6 h* R" R- N9 g+ h# v都沒有問題,
3 w* a2 P& C& M, W+ J& d: N! v可惜到compile那part就出現問題(如下)
有沒有高手可以幫我解釋?   

Cannot find specified design unit (TB_LATCH) to elaborate.
: L  O$ i6 I1 K0 K/ l( a        Please ensure you have specified the correct design
$ R" P" x: r5 }# P- L  ^        unit name and that it has been analyzed into the correct
        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
) ]$ X) R' U$ a' x& d如果你的設計只需要電路的話
通常在編譯時不需要將此檔案加進去
只需要原本的entity就行了