latch-up

P96030072

可以請問一下何謂latch-up嗎   聽過很多人的解釋 翻過很多的書籍 但都解釋的太深了   還是不很了解   可以請問各位厲害的大大前輩們
8 l) d- d* k/ k( C5 {可以用白話一點的方式解釋一下嗎    感激你們喔  

君婷

你可以看看謝永瑞寫的vlsi概論 這本繁體書的介紹吧@@
最簡單的一句話就是：探討vdd與vss短路的現象!
* x1 S1 K5 g& }2 G0 p- y因為電路裡面因寄生電阻而產生寄生電路，而從寄生電路中可發現若寄生電阻越大將會使得vdd與vss之間的2棵TTL電晶體導通電流越大，於是當非常大時 vdd到vss之間已形同短路，這時就稱為latch-up  。
書上有畫它的寄生電路給你看，你看了就懂了!
" t# ^* Y" h- t# }+ U而為了降低此現象發生的可能性，則是想辦法降低其寄生電阻，書上就有提到佈局中用5種以上方法的介紹!

不過我很好奇的是，不管是什麼現象問題  ，最後不是只要看post-sim波形好不好 就行了?
如果發生latch-up或其它初學者所不知的現象，我想跑post-sim時波形應該就會明顯的有問題才對!  所以畫 layout就是要想辦法把post-sim給跑的好就較不用懷疑會不會還產生什麼現象，只是畫很大電路時   這layout技巧 就是最主要的學問了...
& |; c4 T4 c6 E& B' e以上是小妹個人 看法，如有誤 請幫忙糾正 謝謝><

/ u; l7 a* J# O另外像latch-up現象若發生，但你跑drc、lvs應該就不可能過了阿@@
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[ 本帖最後由 君婷 於 2007-11-13 08:47 AM 編輯 ]

P96030072

很感謝你的回答,你說的那本書我有,可能真的太理論了,看不是很懂,還是謝謝妳唷

sjhor

參考這篇試試看唷!!
# n. `/ e8 U: e5 f8 J8 OLatchUp成因以及解決方式
http://www.chip123.com/phpBB/vie ... &extra=page%3D1

m851055

一般而言latch up與DRC及LVS無直接的關係，DRC只是check 製程的可行性(除了有部分大公司提供已驗證latch up的rules)，LVS是驗證電路用的。

一般latch up是不小心和出來的，即使是有多年經驗亦不容易察覺。

5 l2 y: K; Y& v8 O+ C7 R+ ~[ 本帖最後由 m851055 於 2007-11-18 06:28 AM 編輯 ]

tubaaa3210

latch up如果單以LAYOUT的角度來看的話..
其實要注意的事項就簡單多(我是這樣認為...至少我所接觸過的產品 ANALOG )
. g4 F7 {; R- Y6 `4 G0 v大致上..注意是指..BULK上面的CON. 到 MOS OD上的CON.的距離..不要太長
要在DRC的RULE裡面
以TSMC025以下到TSMC015..沒記錯了話應該是15UM