VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
- L1 \8 e( a6 Z* C5 [# s
先execute了每一個file
: Y  z; ^7 t3 v9 @& ~8 g6 |(如附件中, 3個file
0 _+ I6 M& p) p8 |5 R! h; glatch.vhd
tb_latch.vhd
cfg_latch.vhd)
* f1 `" Q( i4 a# J" S9 s/ b; a6 O都沒有問題,
可惜到compile那part就出現問題(如下)
有沒有高手可以幫我解釋?   
8 w" g6 K$ A3 C5 q8 V; j5 u
Cannot find specified design unit (TB_LATCH) to elaborate.
        Please ensure you have specified the correct design
0 u, k# K6 y3 ^4 k* s5 M( z        unit name and that it has been analyzed into the correct
" U- i% ~4 l2 s" t" t+ v$ T8 y; W        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
如果你的設計只需要電路的話
; m  g5 C, v5 w( {通常在編譯時不需要將此檔案加進去
只需要原本的entity就行了