VHDL Compiler 問題

omp61205

這是我從網路上找到的鬧鐘程式
但Compiler一直不會過
0 F) R( k, j2 p* M1 v- k# ^* |會出現Process clocking is too complex的錯誤
請問是為什麼呢??  謝謝
: I- j7 D- `% Z; Z* E* F& Z
LIBRARY ieee;
1 Y0 @! N+ T6 h' yUSE ieee.std_logic_1164.all;


. p% x0 P1 M' v! u' f1 t, O6 Dentity scalarmtime is
4 R4 a* z" W3 ?. T% h* \port(set_alarm,set_sc,set_min,set_hour        : in std_logic;
' T6 c; P8 m; G                sc_data                        : out integer range 0 to 59;
        );
# D. T- \: _0 k) Rend scalarmtime;
  V% t2 k. }) [/ F
2 o* Y  l3 ~$ ]. M. g1 h
2 O0 |# r. y$ g! t% p* xarchitecture one of scalarmtime is
1 q) C+ c; Y: ~" g+ P- ~begin
7 E+ h* t, z: X' U0 m  v0 a        process(set_sc)
" c3 O- r6 H& W# v0 W, t& t        variable set_sc_data        :integer range 0 to 59;
% J# ?& D5 D) ?' L7 B* Y9 z        begin
: _* P1 j. h, S* }6 T        if(set_alarm = '1') then
6 x0 b& c1 X1 `( g& U                if(set_sc'event and set_sc='1') then
. g$ ]' D$ d* X                        if(set_sc_data = 59)then
                                set_sc_data:= 0;
; Z  ~9 O5 U* T# U                        else
5 z/ Y- {( f( F                                set_sc_data := set_sc_data + 1;
  }2 ^( U6 g+ {: ]0 E                        end if;
# Q+ t2 R& k3 @. x                end if;
        end if;
& z8 X/ m* s0 N- }! v' r0 z        sc_data <= set_sc_data;
        end process;
end one;