新手LAYOUT面是問到的問題麻煩大家幫忙解答

evee017

我是新手剛從自強基金會上完LAYOUT的訓練課程..
也開始面試..但是面試機會很少履歷投了一個月了...
. p4 K& I5 A$ c9 u- F也才兩間面試...或許我不是本科系的關係吧..
我面試有幾個問題阿...解答不出來..要麻煩大家幫忙囉...謝謝...
' `* f1 a8 x/ T2 q' ^3 s# d1.INV阿..在OUT之前加一個CAP是什麼用途阿..為什麼...
  (不是用來穩壓的ㄇ...但答案好像不是這個)..
2.看INV的電路圖寫出Netlist，為什麼這樣寫..
$ _' v. ?8 Q$ U4 y4 r7 q/ H* k7 V  四個角位可以對換ㄇ...VDD及GND可以對換ㄇ...
  B) e1 h+ o5 a, t+ x4 ^, H6 g  為什麼...
  (Netlist不是直接從電路圖轉出去成CDL檔的ㄇ..
6 t7 x0 [8 n5 z+ V4 L; Y  我只會看Netlist但是我不會寫...結果就被打槍了..)
% S& L2 S5 M  W2 C7 v還有問一些有關RD相關的問題..說實在的我都答不出來..
0 {( W8 X0 Z5 |0 ?3 ^0 iLAYOUT真的好笑不是只有會畫圖..把圖畫正確電氣特性好面積小而已喔..
整個就很洩氣...

crystal_blue

一般而言面試官一定會盡全力的把面試者考倒的，因為這樣才能知道你的所知所學極限在哪裡
; o" Y4 \) {  r- F$ |1 m所以請別害怕回答，盡可能把你所知道的回答出來，別擔心自己只是會皮毛，因為從你的履歷表
& ^( I+ l# c: W0 v$ I1 T+ O4 N3 p上就知道你是新人了，也知道你是非本科系，但也不是要您認為不會是應該的。

至於您提到的問題:
  s* L* M4 [1 a* W8 l% w  D. p1.INV阿..在OUT之前加一個CAP是什麼用途:我的認知跟您的一樣，是穩壓用的，但是否在產品
  不同時會有不同的結果，這點並不得而知。
2.看INV的電路圖寫出Netlist:這種測試，是為了測試面試者對於LVS時的敏感度，雖然目前有
  TOOL可以協助尋找LVS的錯，但LVS跟NETLIST的關連是無法被否認的，利用NETLIST來偵錯
1 ^: i' @- a  [' }  也是時常有的事，自然也要看的懂。簡單的INV NOR NAND 等等的NETLIST最好都要學習一下。

- h6 Q5 d$ W: B: F除了以上的兩種問題，LAYOUT面試時也會考看NETLIST 畫出電路或是LAYOUT，以上是個人淺見
' j+ P' t$ i7 U! f$ N' V祝您面試順利 。

motofatfat

你說ㄉ netlist 應該是指spice 格式ㄉ
9 N$ S0 \. U& p7 m) Y& W, K8 J這是有格式ㄉ4ㄍ對應位置 D G S B是不能對調ㄉ
# v3 @8 I3 h8 Y9 D: Z還要有片頭片尾
5 w# ~* Z, l4 W+ g
.SUBCKT INV IN OUT VDD GND
5 X; D. g* F# i8 q* Z; Q- f! P6 EMP1 OUT IN VDD  VDD  P W=2.7U L=0.35U  M=1
MN1 OUT IN GND GND N w=1.4U L=0.35U  M=1
, \% C6 J; b( r7 s) U2 H.ENDS
6 V3 ]' b& N7 Q& ^
懂愈多愈有幫助
加油　祝您面試順利
任何問題歡迎來問
機車胖胖信箱
6 h; `" H, Q8 Y% `motofatfat@yahoo.com.tw

qqdede

基本上 加CAP 主要在電源部份,主要穩壓還有就是要濾雜訊, 電源 在IN/ OUT 之間 ,通常我們會加一顆大容量10uf及小容量0.1 or 0.01uF 來濾 高低頻率,已減少干擾源!
) k6 S" e; e+ I0 r" v
尤其是在IC 電源端,更應該要更接近,
) N. `$ q3 w% J" y! d$ Y
以上個人小小經驗談!

vjc5

INV輸出電容, 我跟上面幾位看法不同, 這應該是測試INV的驅動能力
因為INV往往需要計算驅動能力

lydia0616

個人去try過spice
D端S端對調後, 不會出現問題
結論  可以對調

crystal_blue

MOS為一對稱的元件，它的source跟drain在沒決定哪端接電源前，是可以交換使用的
並不會影響元件的特性，在layout時在做並聯電路時，可以看到這方面的應用。

evee017

謝謝大家提供的答案...
7 P' a" _% ~  r; t5 B* V我會再好好的去學習研究的...

mjubgt

補充說明 SPICE 格式
4 e% W7 Z  V! T& UMOS在SPICE定義中可以分成一般MOS及LDD MOS兩種
以LAYOUT結構上來看,一般MOS的確可以Source / Drain 對調;後者不行.
3 g# W5 ?5 j9 u個人的想法是, SPICE對於元件的格式是固定且無法對調; 理由如下
1. SPICE FILE是由軟體自動轉出,格式已經固定. 除非是人為因素,不然軟題轉出的SPICE FILE應該要與電路圖一致
2. 若是S/D的位置可以任意對調,那麼LVS準確性及可靠性會令人懷疑

2 _' _! Z8 r4 f  [- ]! T0 p2 d/ e關於LYDIA的驗證結果, 個人看法如下
+ m  I) L6 S1 t+ }6 V' PLYDIA應該是僅驗證一般MOS,這類的MOS其SOURCE / DRAIN在LAYOUT接線上本來就可以對調.因此,若是直接更改SPICE的S/D位置;LVS結果應該會如LYDIA所說,沒有影響.