Transient 與 DC 模擬結果不一致，是哪邊出問題？

shaq

我在設計一個 Bias circuit, 電路示意如圖所示。
' e3 A' K4 b: z1 \

- P% o6 m# t7 h: f4 x- W1 JIref 為 bandgap reference 產生，我希望 Vo 的電壓為1.35v左右。
" ]; d# c3 J/ z' H0 J2 Y
; ~" O* N% p4 ~+ o+ P我在 DC 模擬時，Vo 可得到正確的電壓。 但在跑 Transient 時，Vo 大約為 0.75v 而已

Bandgap reference 已加 Start-up, 由模擬時可看到 Vref 已被拉起到 1.0v，
此時，電流也產生出來了。

但 Vo 的電壓就是與 DC 模擬時不一致，不知道是哪邊出問題 ...  百思不得其解啊∼

finster

你在跑Transient時,Iref的電流是否正常,因為有出來並不一定等於電流等於你在跑DC時所設的電流值
另外,你 Transient的時間設多少,會否電路還沒有穩定,把 Transient 時間拉長再看看

li202

這樣的設計不好
8 r. v2 }* Z( I, T- O) [8 l利用兩顆MOS的Vds來做偏壓是很容易因製程關係而跑掉的~~~

tran與DC的收斂會不同，導致Vo的差異會很大
' _! ?8 Z$ ^" d
3 w( ]1 d1 b$ D6 T9 @[ 本帖最後由 li202 於 2008-9-8 11:56 AM 編輯 ]

sensing

這樣的設計VO容易隨製程變化而飄動, 因為M4 與M7上的電流決定了VO值,
1 j. a# u- g, f2 b3 z& ]* `) G但是此電流在這樣設計下卻是不容易穩定, tran. 模擬通常應該比較接近實際情形
$ t+ m/ ], _, ?+ p# ]2 D8 [  p; D(如果條件設的好的話)

yoyo0204

Bias circuit要輸出1.35V,可以加大m3 的length,讓m3的Vgs變大到1.35V,
; |# V8 l; s  e在接出去