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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下
2 U1 X) ]  Z& S  J% e, E' b! d如果我輸入一個方波,而輸出想要得到正緣觸發的波型...4 b5 L$ m/ N) I( N! Q; f
請問有元件可以辦到這個嗎??& \; B, Y! |& T7 {) x, @
3 f9 I& Y/ f! z" i% S
我是有設計一個電路
" V( {! K0 A2 q+ ^2 w6 f6 j5 C$ Y  t. t% ~/ p
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....6 Y# n% g. g4 H' d1 c7 W
所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....% {5 I6 S: E2 @/ o
因為我找不到只有單純正緣觸發的元件..6 V& C" Z" C/ T( K
不知道QUARTUS II是否有這項元件可以使用...' y( C* c2 E2 u6 c7 |0 ]9 o
% I% L; {2 ^6 c/ o9 U
請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者

" H. V: b* \6 C' b6 ~  [3 p, v: {3 B3 T
以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
% g" F( k9 d/ o) q  g, JDATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態+ `- z8 G- H# T

1 o* W" T1 @. b7 c- r; v這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.5 X8 I* ]2 {, N! ?8 X
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!, H! o* A% @  g: K
加上你的圖怎麼沒clk訊號?只有DATA跟out1?3 \* s! p2 u: ~- K; c
Data是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
4 e. N& x0 N  R; \" x5 j4 D( U0 C$ m1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
& v0 X* I: T5 M2 W+ K, [2.這功能,最簡單的跟本不須用到CPLD,FPGA,
8 d# u1 J+ K& g1 o. A  D* {7 {0 g  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^, Y+ N$ I% Y- ?# F1 f* F* V
但是我又發現到一個問題........
; B8 R! a7 Y# w0 {. I6 \8 b
# t3 h1 y5 ^/ x3 z我在書上看到一種電路圖,應該是可以達成我要的目的才對
: ^/ x& {1 J- f0 C, f% m' I  Y+ h但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
8 c4 B. w" z0 [4 q0 g+ }以下$ x0 b& c9 ]8 H6 |4 b- d

- B0 u+ t$ X5 X5 a
/ y- \5 _1 j' A# _" @
  l- K  }. Q# I# H4 z/ `- M. Z/ d# M3 l% Q+ @! L9 G5 q
2 M- D+ W! u& \, H! z
照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"
" |+ v4 W  b( D7 q- ~但是從模擬的結果顯示,卻沒有XOR的效果??  x# w/ f0 x3 `) _# I
這是怎麼回事呢??
; |( R& v3 O! Q3 [- L$ ?) E" a模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,$ `) k: k  ?7 z9 z! y4 g
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.5 D; b6 n' ~% C$ x! v/ a1 ]  x
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^8 L! m5 H/ n) w6 Y  v  E& j
希望對你有幫助!
  P+ V% E* m; _9 ?1 N
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....! p6 s' }  T: I  W
我會去試試看^^
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