在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?

klim

我是用dc_shell-xg-t
2 j& R  E% a' g5 D0 l4 a, ~5 w; Dset_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
set_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
, n. E/ O2 l$ m1 |' `% q2 s如果需要的話, 原因為何?

masonchung

Maximum capacitance = Load ( Cpins + Cwireload)
set_driving_cell 指的是 input drive impedance
除了 ideal network path 應該兩者都要設

klim

其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
因為Astro會自動幫你加入或刪除buffer.

masonchung

真的是這樣嘛
. F0 F& X$ _' R; E; ^2 U7 R- }% ^5 p2 {那STA如何來分析呢

hsd123

一般在 synthesis/STA 只用 set_driving_cell 就夠了,
/ e" q+ _% i- L, F* s& v+ T至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
# }. A( W/ M! u. x$ F0 w不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
6 v$ _) g7 u3 ^) Y8 U# z所以有些人是不設的直接使用 tool 預設值來分析.
: O+ W0 O2 [+ Y. j  X
' w( E; ~6 f( {9 `. w. o# A( b8 JAPR tools 目前都可進行 timing driven optimize,
6 x) r$ s: H7 W! W但對這種第一級的 cell 如果不設也是用 tool 預設值,
如果是做內部的 block design(不含 IO cells),
5 m  @, j4 O. {2 q; V為了模擬前一級的推力建議還是設一下較佳,
( A$ p. C1 t; C& p但如果是 whole chip (含 IO cells) 就不太需要了.