Mentor Graphics客戶運用ADVance MS混合訊號驗證平台獲致成功

jiming

明導國際（Mentor Graphics）近期發表2項運用ADVance MS（ADMS）混合訊號驗證平台的重大客戶成就。ADMS是可延展的平台，專為混合訊號功能驗證而精心設計。這個平台整合全套模擬工具Eldo、Eldo RF與ADiT以供電晶體層模擬，還有Questa以供邏輯層模擬。
$ B. ]+ [, T3 }/ A5 w& ]
可攜式消費性電子與無線產品主宰全球電子市場，這些產品新功能需求不斷，帶動RF、類比與混合訊號應用軟體的空前整合。這種邁向AMS SoC整合的趨勢要求，能夠在全晶片層驗證設計的能力，還要特別注意數位與類比互動。
0 f( B& J5 L* I7 A: E4 R1 [: f
& T$ _! S) L" I; V0 g+ L) t: q% O, b$ ^聯華電子透過Mentor Graphics的ADMS技術平台，運用所提供的各種模擬引擎的順暢整合，驗證完整無線收發器參考設計，包括數位語言、類比混合訊號行為語言、SPICE模型與fast-SPICE模型（ADiT）等設計表現的組合。

奈米混合訊號設計逐漸展露類比行為。因為電源供應的波動，由電池供應電力的攜帶式裝置更加深複雜性。這些挑戰使得傳統的fast-SPICE工具便得無法適用於驗證工作。ADMS驗證平台的最新突破就是ADiT，這是專為PLL、DLL、DAC、ADC、LDO與SERDES等奈米混合訊號應用而開發和最佳化的fast-SPICE模擬器。
( H, q* C4 d6 f! `( S* W
ADiT提供卓越的涵蓋範圍與低耗電無線應用所需的效能。尤其是，ADiT幾近立即可用的精確性減少調整模擬器所需的心力，更提高整體生產力。意法半導體開發協理Christian Caillon表示，有效地整合到ADMS也讓我們順利轉移到自己的混合訊號、全晶片驗證方法。

jiming

全球專業字型領導廠商文鼎科技，與全球電子設計自動化領導廠商Mentor Graphics，近日共同發表聲明，以策略聯盟方式，結合雙方先進技術，致力開拓行動裝置嵌入式系統市場。文鼎科技開發之「Arphic Layout Engine」能因應各國語言顯示字型，整合於Mentor Graphics Nucleus嵌入式平台上，可滿足各種行動裝置行銷不同語系國家之多元化需求，提供最完善的應用解決方案。
/ Y- e- s" Y* n9 ]: h" u, e% m
近年來智慧型行動裝置市場快速成長，帶動嵌入式系統需求增加，其中，尤以新興市場發展更為顯著。根據Strategy Analytics調查顯示，2002年以來，發展中國家的手機銷售量已暴增3倍，而先進國家的手機成長約為62%。為因應此市場趨勢所產生之不同語系文字顯示需求，文鼎科技將「Arphic Layout Engine」，與Mentor Graphics Nucleus嵌入式平台整合，以最有效率的方式解決此一難題，共同拓展全球行動裝置嵌入式系統商機。
5 V  y1 c" P  p8 K( u
, w5 k2 y; T5 W+ a) u- ?文鼎科技董事長楊淑慧表示：「藉由與Mentor Graphics緊密的技術整合，將可消除不同語系國家文字顯示藩籬，因應近年來發展迅速、需求龐大的新興市場需求，提供行動裝置供應商更完整的嵌入式系統解決方案，讓產品更具市場競爭力。未來，文鼎科技將與Mentor Graphics共同積極打造嵌入式系統市場新願景。」
( h. [* G  q6 \/ \% ]+ c* j
# Z+ g# o. J4 `1 V- `0 i* f關於Arphic Layout Engine
* t9 m! A* r) g* b: c  M「Arphic Layout Engine」可解決印度文(Hindi)、孟加拉文(Bengali)、泰米爾文(Tamil)與斯里蘭卡文(Sinhala)、阿拉伯文(Arabic)等複雜語系文字組合問題，以及支援不同語系混合排版。具備程式小、速度快，功能多等優點，可應用於各種手持式行動裝置，提供嵌入式系統用的各國語文文字排列功能。

! {. A/ ]% A$ e5 J$ f關於文鼎科技
文鼎科技成立於1990年，以字型開發與服務整合能力，提供客戶全方位創新字型解決方案，為全球專業的字型開發、Embedded Font Solution的提供廠商。致力於全球字型的數位化，開發出速度快、資料量小、高品質的IA資訊家電顯示字型 iFont (Display Font)及數位字型元件，滿足客戶所有字型需求。在國內外及日本等地也建立豐富的成功案例，獲得客戶的高度信賴與肯定。如欲進一步了解產品資料，請至文鼎科技網站http://www.arphic.com。

jiming

Altera和明導國際(Mentor Graphics)為因應越來越多航空和軍事應用需通過DO-254認證的元件，宣布雙方將展開合作，提供開發DO-254認證矽智財(IP)之工具和方法，這些矽智財將針對Altera的現場可編程閘陣列(FPGA)和HardCopy專用積體電路(ASIC)解決方案所開發。在此次聲明中，明導國際將加入Altera的DO-254全球合作夥伴網路，以實現最佳DO‑254認證IP開發與整合流程設計及驗證。  
2 u1 Q4 ]: _- X. ?- F* U' |
; i/ r( H) j! q; A$ v在此次計畫中，明導國際將在DO-254認證IP開發中充分發揮其專業設計和驗證解決方案優勢。其在DO-254套件主要工具包括HDL Designer、Precision Synthesis、ModelSim、Questa，以及形式驗證工具的0-In套件，並為自動追蹤提供新的解決方案。明導國際還提供DO-254相容性培訓，設計方法評估和諮詢服務，包括旨在建立DO-254設計高級驗證方法的DO-254 Jumpstart套裝等。  
8 C1 T5 e) ]3 F- i; @
明導國際的DO-254專案經理Michelle Lange表示，其下一步是與Altera在DO-254認證IP上進行合作以滿足市場需求。明導國際在DO-254出現時便瞭解其重要性，該計畫使其能利用專業方法和工具，不但提供高品質IP，還符合大眾所需的工具及方法。

heavy91

明導國際佈局繞線技術大躍進  縮減設計工作時間至原來的四分之ㄧ

Olympus-SoC運用業界首創平行時序分析與優化技術

2 r! y* ?  s, k, k5 H明導國際鄭重宣佈在Olympus-SoC佈局繞線系統中推出嶄新的任務導向型平行處理技術，該項技術允許系統平行執行時序分析與優化的工作，在8個CPU的硬體環境下，可將時序分析所需的時間縮減至原先的七分之一，同時將優化工作所需的時間縮減至四分之一。
9 R+ t9 \' D4 P3 \2 z% r
# K0 H2 i) b6 |$ G# }) h7 K- N! w“我們將Olympus-SoC這項全新的時序分析與優化技術運用在我們最複雜的EMMA設計上，這是一個超過三千萬門邏輯閘的設計，四個操作模式，四個邊界條件，主要時鐘頻率為200MHz，並且須要處理超過150個衍生時鐘。”NEC數位影音系統事業部部長平沢政夫做以下的表示“這個已驗證過的EMMA平台是特別設計經由MPEG訊號處理核心技術來滿足各式各樣的數位影音產品對多功能及高性能的要求，如STB(機頂盒)、數位電視以及DVD錄影機。在嚴格製定的時間表內達成設計收斂的工作對我們來說是一項相當艱鉅的挑戰。我們對Olympus-SoC在性能上所作的改善感到印象深刻，它幾乎將我們設計收斂所需的時間縮短到原先的四分之一而已。同時我們也對於在設計流程中使用Olympus-SoC所帶來整體性能與生產力的改善感到十分滿意。”
. i! V6 O' e" @6 i- M! i* V  o
富士通微電子公司技術開發部總經理Shoji Ichino說”在先進的65、45及40奈米製程的SoC設計工作上，快速的實體設計收斂對我們產品的競爭力來說十分關鍵，同時我們也持續地追尋最佳的技術來滿足市場時效性壓力的挑戰。Olympus-SoC佈局繞線系統實際上已經是我們整體參考設計流程套件中的一部分，而這個參考設計流程套件已經在許多最尖端的設計上被廣泛地用來快速地解決複雜的多重邊角多重模式(MCMM)的問題。現在Olympus-SoC這個新的全平行化時序處理系統將有效地利用最先進的多核心處理器的功能，在設計收斂上帶給我們更快速的週轉時間(Turnaround Time)。”

. N+ I) n% `# s; r: _利用多核心處理技術降低設計收斂所需的時間
在非常緊迫的產品上市時間表的壓力下，最新的積體電路設計工作為了達成實體設計收斂，對硬體系統運算能力的要求有如指數曲線般地快速增加。如同摩爾定律的預測，設計的規模不斷地增大，再加上必須在眾多設計模式與邊界條件限制的環境下考量生產過程中的變異性與信號完整性問題，使得設計收斂的要求更加複雜化。最佳的方法來加速整個流程就是必須在流程中最需要高速運算的部分–也就是時序分析及優化相關的工作 - 完全發揮多核心處理器的運算能力。然而，傳統的佈局繞線器在時序分析系統的核心架構上並不能完全運用多處理器的計算能力，嚴重地限制了在多核心平台上的利用效率。
面對挑戰，Olympus-SoC佈局繞線系統開發了一套任務導向型平行處理的關鍵技術來處理這個問題。明導的任務導向型平行處理技術是微粒型(fine-grained)非閉鎖式多線程技術，該技術為業界首創實現了在佈局繞線器的時序處理核心中平行處理IC設計流程中計算量負擔最沉重的時序分析以及優化兩大步驟。一個精簡的資料庫結構搭配無數目限制的虛擬時序圖(virtual timing graph)使得Olympus-SoC本身就自然的能夠十分有效率地處理複雜的MCMM分析。為了完全發揮先進多核心處理器的效能，Olympus-SoC系統使用了尖端的資料流分析技術，在多CPU環境下平行處理電阻電容抽取、延遲分析、MCMM信號完整性分析、時序分析及功耗分析等各項工作的同時，避免了傳統架構下經常可見的因為資料閉鎖或同步所帶來的效能損耗。此外，該項新技術也能夠針對個別的設計在個別的IC設計步驟中自動地決定最佳的分割策略(partition)及採用微粒型或粗粒型平行處理技術，來確保最佳的成果品質(QoR)及最短的週轉時間(TAT)。當更多的CPU加入Olympus-SoC的環境裡時，Olympus-SoC系統幾乎以線性比例提升處理效率，使得我們的用戶即使在面對最大規模的設計時，依然能夠在預定的作業時限內準時完成工作。

$ {) z6 o4 _" F8 a“在市場上居於領先地位的客戶們正持續地轉向Olympus-SoC的解決方案以獲致最佳的成果品質與最短的設計時程”明導國際股份有限公司副總裁暨design-to-silicon部門總經理Joe Sawicki表示”目前市場上的佈局繞線工具多半自豪地宣稱擁有multithreading(多線程)及multitasking(多重分工)的能力，但是沒有任何一個產品能夠像Olympus-SoC一樣在系統核心裡具備平行時序分析的引擎來快速處理MCMM分析與優化，而這正是決定最終達到設計收斂所需總時數的關鍵。在尖端SoC產品上所獲致的成功展現了明導的與眾不同，同時也說明了為何客戶們在開發尖端產品時一致將我們的解決方案設立為標準流程。”

可用性
任務導向型平行處理技術是Olympus-SoC佈局繞線系統的一項附加功能；目前已經開發完成並可以立即提供客戶操作使用。

chip123

明導國際(Mentor Graphics)宣布Olympus-SoC 佈局繞線系統針對台積電40奈米製程的晶片設計流程已獲台積電測試認可，並立即供應客戶使用。該項測試包含手持式元件與無線裝置所用的高效率40奈米低功耗(LP)製程以及效能導向的中央處理單元(CPU)、圖形處理單元(GPU)、遊戲機台及網路元件所用的40奈米通用型(G)製程。Olympus-SoC提供多角多模積體電路實現平台使得時序、功耗、訊號完整性及製造過程中的變異性等因素能夠同時進行最佳化。
% f4 t0 Y; k* y- ^# e/ P* ?
$ [- R, q$ ]6 I+ k0 A" p* I「我們與明導國際攜手合作在我們40奈米製程上對Olympus-SoC進行認可測試。」台積電資深處長莊少特表示：「我們正尋求一個能完全符合我們的要求並且通過我們認證過程的佈局繞線系統。Olympus-SoC已達到我們所有的需求，我們期待當設計者開始使用台積電先進的製程時將因此而受惠。」

除了滿足台積電40奈米製程所有的需求而獲得認可之外，明導國際次世代的佈局繞線系統Olympus-SoC能夠進行分析並同時將因製程邊角、生產過程及設計模式所產生的變異予以最佳化。憑藉著擁有專利的多角多模技術與極精簡的資料模型，Olympus-SoC全面性地處理在最具領先優勢的製程節點上所發生的效能、容量、上市時程與變異性等眾多挑戰。該項產品強調的特點包括適應性的變異處理引擎、多角多模時鐘樹合成(MCMM CTS) 、針對可製造性設計(DFM)考量的繞線系統、內含具備簽發(signoff)品質的時序分析引擎、多角多模訊號完整性處理以及先進的晶片整合能力。除此之外，Olympus-SoC系統目前更提供任務導向型平行處理技術使得時序分析與最佳化等工作能夠平行執行，進而達到執行所需時間的改善。以一個使用8個CPU核心的環境為例，時序分析的工作可提供多達7倍的執行時間的改善，而在設計收歛的最佳化工作方面也可將工具執行時間縮短至只使用1個CPU情況下的四分之一。該項解決方案已在各種不同應用領域中完成了許多流片成功(tape-out)的工作而獲得充分的驗證。
$ S" N5 _% o4 x# t# \0 a* Y1 f9 X% j! D
「台積電是明導國際關鍵性的合作夥伴，經由彼此合作我們已經成功在先進的實體驗證、可製造性設計以及可測試性設計(DFT)技術等方面提供各式各樣的解決方案，而這些解決方案目前也都在參考流程9.0版中獲得台積電認可，」明導國際副總裁暨design-to-silicon部門總經理 Joseph Sawicki表示：「加上了Olympu-SoC之後，明導國際的design-to-silicon流程更加完備。而這樣的設計流程帶給台積電客戶的是目前市場上可用的所有設計流程中最完整、最穩定並且經過產品驗證的積體電路實現解決方案。

jiming

明導國際(Mentor Graphics)正式宣布Olympus-SoC 佈局繞線系統針對台積電40奈米製程的晶片設計流程已獲台積電測試認可，並立即供應客戶使用。該項測試包含了手持式元件與無線裝置所用的高效率40奈米低功耗(LP)製程以及效能導向的中央處理單元(CPU)、圖形處理單元(GPU)、遊戲機台及網路元件所用的40奈米通用型(G)製程。Olympus-SoC提供多角多模積體電路實現平台使得時序、功耗、訊號完整性及製造過程中的變異性等因素能夠同時進行最佳化。  

台積電資深處長莊少特表示，台積電正尋求一個能完全符合要求並且通過台積電認證過程的佈局繞線系統。Olympus-SoC已達到台積電所有的需求，期待當設計者開始使用台積電最先進的製程時將因此受惠。  
" U5 s- m( Z( @8 X8 o
- I3 `+ b( g. E: i6 |3 Y除了滿足台積電40奈米製程所有的需求而獲得認可之外，明導國際次世代的布局繞線系統Olympus-SoC能夠進行分析並同時將因製程邊角、生產過程及設計模式所產生的變異予以最佳化。憑藉著擁有專利的多角多模技術與極精簡的資料模型，Olympus-SoC全面性地處理在最具領先優勢的製程節點上所發生的效能、容量、上市時程與變異性等眾多挑戰。該項產品強調的特點包括適應性的變異處理引擎、多角多模時鐘樹合成(MCMM CTS) 、針對可製造性設計(DFM)考量的繞線系統、內含具備簽發(Signoff)品質的時序分析引擎、多角多模訊號完整性處理以及先進的晶片整合能力。  

+ ^7 @0 S  ?% H, A# V. _除此之外，Olympus-SoC系統目前更提供任務導向型平行處理技術使得時序分析與最佳化等工作能夠平行執行，進而達到執行所需時間的改善。以一個使用八個CPU核心的環境為例，時序分析的工作可提供多達七倍的執行時間的改善，而在設計收歛的最佳化工作方面也可將工具執行時間縮短至只使用一個CPU情況下的四分之一。該項解決方案已在各種不同應用領域中完成了許多流片成功(Tape-out)的工作而獲得充分的驗證。

jiming

印刷電路板(PCB)設計解決方案市場與技術廠商明導國際(Mentor Graphics)表示，將提供自家電源完整性(HyperLynx PI)產品以滿足業界最先進的高效能電子產品設計人員的需求。HyperLynx PI產品對於現今的電源層(Power Plane)結構，不僅提供容易學習、方便好用又精確的分析，讓團隊成員能夠設計可行的電源供應系統；同時縮短設計循環時間、減少原型製作與製造重新設計(Re-spin)，也降低產品成本。  

: ]' i# F$ u+ u  i由於現在的高效能/密度/腳數IC，電源供應系統設計需要工程師與布局設計人員的密切協作，以確保能夠透過眾多PCB電源與接地結構，為IC提供純淨、充足的電力。明導國際現在搭配訊號完整性(SI)分析與驗證專用的HyperLynx產品套裝，為使用者提供業界周延又實用的高效能電子產品設計解決方案。  
% a+ X* F  k' A% D- G
' f1 c1 E+ b- a. Q% f0 Z3 [明導國際副總裁兼系統設計事業部總經理Henry Potts表示，目前明導國際最先進的使用者必須在單一PCB中設計超過三十個電力供應結構，由這些高效能IC的多種電壓位準與電力需求，驅動這些結構的設計需要快速而且準確的直流壓降(DC Power Drop)與電源雜訊(Power Noise)分析。藉由精確的分析，電源與接地層結構和解藕電容數(De-coupling Capacitor Number)及位置都可以決定，得以避免過度保守的設計與高昂的產品成本。

heavy91

明導國際DFT工具榮獲意法半導體採用為先進IC測試解決方案

明導國際(Mentor Graphics Corporation)宣布意法半導體(STMicroelectronics)已採用TestKompress®自動化測試向量產生(ATPG)產品，融入該公司標準的65nm與45nm設計套件中。這個嶄新測試流程將為汽車、行動基地台與影像處理等應用軟體實現以掃描為基礎的高品質量產測試。

「我們將明導國際的Design-For-Test (DFT)技術融入自己65nm和以下的先進奈米設計流程後，協作成果非凡且獲益良多。」意法半導體技術研發、核心CAD與設計解決方案的數位測試解決方案經理Roberto Mattiuzzo表示：「由於在先進節點中的全新故障機制、測試可用的IC腳數限制以及必須在現場採用更佳的自我測試，新興測試要求的範圍大幅增加了。因此我們非常樂於將明導國際的DFT納入意法半導體所支援的EDA解決方案陣容中。」

追求更小的晶片面積會產生全新且難纏的故障機制，僅僅仰賴靜態故障模型的傳統掃描測試，很容易就會遺漏了這個故障機制。要求最高品質裝置的應用需要特別以這些全新故障機制為目標的額外測試向量。意法半導體採用各種量產測試，包括有時序概念的實速測試和具有佈局概念的橋接故障測試，以確保自己的半導體產品品質。明導的TestKompress壓縮技術容許新增這些額外的測試，同時縮減測試資料量與測試時間。意法半導體也運用明導DFT工具，將系統內測試(in-system testing)納入高可靠性產品中，而實現高速的系統完整性檢查與更簡化的現場故障排除。
7 _- x, O: u; A9 q
& @' I/ h& T5 `, Z- s* P「我們導入明導TestKompress產品的量產測試後，讓65nm設計投產，在測試範圍內我們竟能達成自我設定的嚴苛目標。」意法半導體電腦與通訊基礎架構產品事業群的通訊基礎架構事業部設計群協理Angelo Oldani表示：「明導穩固的協作與支援也幫助我們運用LBISTArchitect產品，以新增邏輯內建自我測試(LBIST)讓裝置能夠接受真實應用軟體的測試，以確保在嚴格產品應用狀況下的可靠運作。」
, x& P% j( f: k! W! Y% g6 y4 f, z
" w! T0 Z7 D* w' P" t/ rTestKompress的超高壓縮功能也可用來建置少腳位(low-pin count)測試策略，讓高品質測試能夠應用到系統級封裝(system in package，SiP)裝置等只有少量腳位可供測試的各式各樣元件上。少腳位測試也可用來實現多晶片平行測試(multi-site testing)，以提高測試產能。「我們運用TestKompress的超高壓縮優勢，滿足影像處理IC上的超少腳位測試需求。」意法半導體家庭娛樂與顯示器事業群影像處理事業部DFT經理Jocelyn Moreau表示：「我們只用了這些元件上的3個數位腳位，就達成了測試範圍與品質目標。這種作法加速在未來設計上高壓縮掃描測試的採用。」
; G8 h" c* Y' B9 H8 d; t
8 J- B* k$ n$ v/ F+ M& o明導國際的DFT產品線堪稱為數位IC測試領域的領導者，擁有極高的市場佔有率。為先進數位IC量產測試提供完善的解決方案，涵蓋以掃描為基礎的測試與BIST邏輯插入、ATPG、測試模式除錯以及測試故障診斷。明導國際屢獲嘉獎的專利技術Embedded Deterministic Test (EDT)能提供市面上最大程度的測試模式壓縮，滿足先進SoC奈米級設計的關鍵需求。明導的DFT系列產品也是數位ATPG的市場占有率領導者。

jiming

明導國際所研發之inFact 智慧型testbench自動化工具可完全支援 Open Verification Methodology (OVM 2.0)。inFact 工具運用系統化演算法能快速產生無重複的測試個案。當強調覆蓋率時，inFact 工具以線性趨近覆蓋率收斂 (coverage closure) 的功能可縮減達10倍的重覆測試。
; V! |9 Z) i# H9 {: z8 Q
inFact 工具提供具備與 OVM 規範相符的元件與程序並具備隨插即用相互操作性，能輕鬆建立測試驗證IC功能的指令與環境。此程序為使用者提供模組化機制，可重複為使用者提供各種不同有趣的系列激勵處理說明。程序是階層化的，可輕鬆模型化各層級的協定，也能控制其他程序間的交互活動。
0 W$ K# W3 p. D# @0 T$ B2 w
4 f4 e- Q  e/ |; ~! j8 K8 }# P( X1 w. ~運用inFact工具中圖像化智慧型 testbench 自動化的作法，有效率地建立驗證環境與刺激源，是強化先進驗證環境很有力的方法。搭配結合所有工具的 OVM 等驗證有效的方法時，設計人員也能釋出較多資源聚焦在規模更龐大的驗證計畫和涵蓋更高層面的功能驗證，幫助驗證團隊以更周延的方式來驗證設計、減少設計錯誤。

heavy91

原帖由 heavy91 於 2009-3-5 12:57 AM 發表
明導國際DFT工具榮獲意法半導體採用為先進IC測試解決方案 明導國際(Mentor Graphics Corporation)宣布意法半導體(STMicroelectronics)已採用TestKompress®自動化測試向量產生(ATPG)產品，融入該公司標準的65nm與 ...

1 q* n2 P7 G! e5 H
' C& P& L: Z' i意法半導體採用明導國際Eldo模擬器執行32nm資料庫特性分析
# a* r$ i1 n) F) p2 y
3 c$ A4 B2 o. |* q

開發並提供涵蓋各種微電子應用的半導體解決方案的全球領導廠商意法半導體(STMicroelectronics)宣佈已採用明導國際Eldo®電路模擬器，為自家的第一套CMOS 32nm資料庫(cell libraries)進行特性分析。長期以來，兩家公司是數位與類比IP特性分析的先進電路模擬技術領域中的長期合作夥伴；最近，這種合作關係又更上層樓，以確保能夠成功地開發專為頂尖CMOS 32nm high-K金屬閘道低耗電ISDA (國際半導體研發聯盟)製程而最佳化的特性分析流程。
9 g9 c* B: Q2 @* E4 A& L" F
5 R" U0 @2 {5 l- |5 h1 l

$ J2 u5 o) y9 E意法半導體技術研究與開發群CMOS資料庫群協理Gérard Mas表示：「意法半導體是為客戶提供完美CMOS 32nm設計解決方案的領導廠商，最佳的低耗電設計生產力，又不至於犧牲效能、品質或矽晶片關連性。為達此目標，我們與長期夥伴明導國際合作建立可靠的系統；為我們全球設計團隊開發卓越解決方案以便設計資料庫並執行特性分析。」

3 s* a6 U  h# h) N% L/ q由於低耗電設計技術、CAD工具支援的多樣性以及深次微米裝置的複雜性，收集資料以便執行資料庫特性分析所需的模擬數量可能非常龐大。同時，各種模擬所要求的精確度，使設計人員必須運用最先進的MOSFET模型(PSP)與最精準的寄生網路(parasitic networks)說明。為了維繫生產力，完美的模擬系統必須為技術點作最佳化。Eldo模擬器能夠游刃有餘地輕鬆應付這種模型複雜度與精準度要求的大幅提升，執行速度決不稍遜於前世代的設計工具。

意法半導體與明導國際也攜手進行一項合作計畫，使需要有效分配與平衡大型CPU資源負荷的整個特性分析過程，盡可能地順暢而且優異。

! F) [: R8 l. U' O

8 D7 |6 f" V% ~8 L* w$ d1 A2 z+ j意法半導體CMOS標準資料庫群經理Laurent Bergher表示：「考慮到資料量，無法採用人工檢測。儘管這些先進技術點與相關模型使得每一項模擬都是挑戰，整個特性分析仍然必須是「只需按鍵」的自動化流程。我們開發了非常周延的基礎架構，以達成這項目標，而明導國際兌現了不可或缺的反應能力、資源與工程承諾，讓我們能夠達到預期的生產力水準。」


! t$ F/ L8 }0 C2 m& @# b3 `

可行的解決方案現在已經運用於邏輯與類比資料庫(包括ADCs、DACs、PLLs、Oscillators等)的量產工作上，這個領域對於模擬精準度與雜訊分析要求極高。意法半導體與明導國際的密切合作關係也讓意法半導體製程可靠性專家們開發的先進老化模型，能透過廣受歡迎的Eldo UDRM (User Defined Reliability Modeling) API，建置到Eldo模擬器中。
1 _! `  W8 g/ I; G3 {6 R; H
- q6 Y2 x2 y% B# c; s
2 _% C. z$ T+ ]1 U8 L

明導國際副總裁兼深次微米(DSM)事業部總經理Robert Hum表示：「明導國際與意法半導體的密切合作，一直都在雙方公司的策略中扮演重要角色。意法半導體是類比與混合訊號設計領域的全球領導廠商，雙方合作可以幫助明導國際在CMOS 32nm資料庫特性分析的量產環境等先進領域中，為客戶提供解決方案。」
( M! a) J" m2 E: Q; V2 ]
[ 本帖最後由 heavy91 於 2009-4-16 11:54 AM 編輯 ]

heavy91

Cambridge Silicon Radio Limited成功部署Calibre DFM解決方案幫助帶動快速的製程移植

明導國際表示，具備藍芽、FM、GPS與Wi-Fi (IEEE802.11 a,b,g,n)功能的個人無線技術全球領導供應商Cambridge Silicon Radio Limited (以下簡稱「CSR」)在運用自家全新奈米設計流程上，以採用Calibre® DFM平台上的先進Design-for-Manufacturing (DFM)方法，實現了驗證有效的65nm矽晶片。CSR將全套Calibre DFM解決方案應用到最新產品上，因之成功實現65nm的投產。CSR計畫將採同樣的DFM解決方案以期加速轉移到更先進的RFCMOS製程節點。

# |6 Y, ?" [8 n& v" p「為因應CSR非常快速地轉移到最先進的製程節點，因此我們採用精密的DFM實務，以確保我們的設計在製程當中都能夠完美實用，進而避免開發循環中製程上的意外。」母公司CSR plc執行董事兼CSR營運資深副總裁Chris Ladas表示：「我們非常高興最近達成的RFCMOS 65nm設計成果，這項設計採用全套DFM方法，包含Calibre工具。」
7 Z. y8 @/ L+ J+ ~
CSR採用全套Calibre DFM解決方案，包含使用Calibre LFD™工具檢查曝光顯影製程，運用Calibre YieldAnalyzer執行關鍵區域分析(critical area analysis，CAA)，利用Calibre CMPAnalyzer與Calibre YieldEnhancer進行CMP分析與智慧型金屬填充，還有運用Calibre nmDRC搭配Equation-based DRC執行關鍵特性分析(CFA)。這些產品全數擁有CSR特選晶圓廠台積電(TSMC)設計套件的支援。CSR運用這些工具找出對製程變異敏感的實體設計區域，然後修改以消除這種敏感，因之能夠在整個製程中提升設計的強健性。唯有更強健的設計可以幫助確保矽晶片一次成功，使製程上意外的可能性降到最低，進而更快速投入量產。

「我們與明導國際廣泛合作，定義DFM方法與支援工具導入的合作藍圖，以達成CSR特定目標。」CSR先進製程技術開發副總裁Mark Redford表示：「對我們而言，這是策略上重要的創舉，因為我們將DFM視為競爭優勢。這使我們以快速讓更先進、更高效能產品上市，使不滯礙於產品開發階段的製程意外。為了有效達成這項目標，需要具有DFM意識的設計流程，整合精準資料於目標製造流程中。」
% e. D. N# C9 _! G& ]; I2 A
  |( X& ^: Q" X& T* z) g「與TSMC DFM Compliance Initiative一致性，Calibre DFM平台提供高效率的方法，整合寶貴的TSMC資料到客戶的實際設計流程中，這是我們Open Innovation PlatformTM,不可或缺的一環，幫助設計人員創新進而實現矽晶片成功。」台積電設計基礎架構行銷資深協理S.T. Juang表示：「台積電對自己擁有EDA工具支援的DFM規範相符計畫深具信心，一定會繼續對CSR等重要的無晶圓廠設計夥伴們展現更高價值。」
9 b: b) Z: a/ W0 `
- e$ y9 U' o, j0 O「我們與CSR和TSMC密切合作，實現我們讓工程師們運用DFM設計與製造更高競爭力IC產品的共同願景。」明導國際設計至矽晶片事業部副總裁兼總經理Joseph Sawicki表示：「我們非常樂見CSR在65nm製程節點首度獲得矽晶片成功；這就是Calibre DFM平台價值非凡的鐵證。」

hktkzsw

现行混合信号仿真工具已经有很多，synopsys主推hsim+vcs，cadence也有解决方案，有没有人对比过这两种性能如何呢？