那位大大會控制memory使用verilog

小昌昌同學

大家好：
      我的code裡面有memory那麼我如何控制他呢？
0 _% o% W1 `* s) A誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
; Y* d( K& [* o; ?( O那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
0 T* ^* ~* n( U8 ^: x雖然不是控制memory，但瞭解memory行為有助於你控制memory
" G. S! M* r8 D/ C( A1 M8 Z8 y
The following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.

0 i8 `# `- ?( e& f5 H- p7 ~module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
& @+ v% C2 L! b+ y0 }2 `1 L0 ]: ginput [3:0] data_in;
4 l; @  x  G# e: n/ L* V3 einput EN, CLK, WE, RST;
+ ^9 Q8 b7 C1 T7 Vreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
reg [3:0] data_out;
always@(posedge CLK)
' W' P) k; N5 E+ z$ K. W/ Qif(EN)
8 K- k" |4 B) B' @if(RST == 1)
) B1 [5 J/ \, ?* i) x4 n0 ?: \9 {data_out <= 0;
else
begin
if(WE == 1)
" u$ Q" C5 k" F* Z; U# gdata_out <= data_in;
; _0 R1 X9 l# ]( |( Zelse
; C, w+ [- i0 S5 n  R$ `data_out <= mem[ADDR];
! O  |' N- `/ }5 p3 Wend
& l. a# [4 W( Z* N4 walways @(posedge CLK)
( ?( s, r0 e. }7 D; c% y; D7 v$ h+ G5 \if (EN && WE) mem[ADDR] = data_in;
0 Q; h" [9 V& C; _7 P. l: e1 \* Yendmodule

norm

你要做的Memory是SDR SDRAM or DDR??
5 i9 s6 K. S, |" b- e; m. d& V3 g5 o
依照SDRAM來看的話..你應該要先做FSM..
' S8 `9 j8 F/ h* g9 _9 T# w! J
. X9 O, w2 z! Z) _" _再依照FSM的狀態去寫Verilog..