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[問題求助] MIX language simulation時如何dump VHDL的信號

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1#
發表於 2009-4-8 18:07:58 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
HI,. g3 [0 Q( E" @" J% ?
  我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形,其中verilog module有呼叫VHDL module," Q2 N5 t# Z( [3 L
我可以看到verilog module�的所有信號,但VHDL module卻看不到任何一個信號,請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
+ [$ {7 P0 {3 U7 a$ \) e5 {! t2 g謝謝
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2#
發表於 2009-5-3 13:43:00 | 只看該作者
好久沒跑工作站了...' I2 p: j/ r; o$ N4 w0 U) q( W; n
我也是寫VHDL% q( }: J1 I% N' p$ `
TB是用Verilog寫的
; x9 |% D8 \$ |但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
4 P8 H. m( `) W2 v: U/ {5 {8 ?. |# A+ b2 S5 k
啊...對了...simulator不是modelsim...
. |& t6 c: m# J" A我在modelsim中倒是沒dump過資料, 都是直接看...
3#
 樓主| 發表於 2009-5-4 10:22:53 | 只看該作者
謝謝您的回答,其實我已經解決了,debussy的工具有範例如何解決我的問題,其重點應該是要compile debussy提供的novas.vhd和novas_vlog.v,然後在vsim命令時要加novas選項,如vsim -t 1ps test novas -c -do do.do 。" G! \3 t2 J7 q2 j) I& Q
只是這是針對modelsim,其他的simulator還要研究研究。
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