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課程代碼: 98SD007
, P. a1 c7 l9 k" f+ U指導單位: 經濟部工業局 3 ` r9 @+ d) V" ]- M8 r
執行單位: 財團法人資訊工業策進會 * ]" ~ _9 @5 D& u! s
開課單位: 交通大學 $ D1 R+ x. w* Z; }) F: c' {
課程大綱: 1. Introduction to Instruction-Level Parallelism and Its Exploration 2. Limits on Instruction-level Parallelism 3. Multiprocessors and Thread-level Parallelism 4. Memory Hierarchy Design 5. Interconnection Networks
7 g9 }& e# r5 |$ V課程內容: 在嵌入式處理器核心設計中,設計者多利用軟、硬體技術,期望以追求更高的ILP(Instruction-level Parallelism)來提升處理器的運算效能。但受限於一般應用程式僅能提供有限的ILP,追求ILP期望處理器能提供更高的效能之設計技術,將越來越困難,往往更是事倍功半。近年來,國外大廠或研究單位,已經進行以追求DLP(Data-level Parallelism)或TLP(Thread-level Parallelism)為主之多核心(Multi-core)、多執行緒(Multithreaded)處理器架構設計。多核心處理器設計,實已成為目前最佳的解決方式。本課程目標將以多核心處理器架構設計為主,先從單處理器架構中,如何以軟硬、體方式利用ILP方式增進處理器效能出發,進而探討ILP-limited,以及如何利用TLP/DLP、Multiprocessors方式,增進系統效能,最後將討論相關多核心架構中Memory Hierarchy 設計,與Interconnection Networks設計。
[) e5 q' m1 O* p上課日期: 2009-07-06 $ b3 v+ s3 H U, ^+ J
結訓日期: 2009-07-30
( S# p% `; p+ L招生對象: 半導體產業暨相關系統業者之在職人員或有相關技術需求者 6 r' {4 N( E2 _9 D
會場名稱: 交通大學工程四館教室
0 |$ K+ Z8 p9 R) t會場地址: 300新竹市大學路1001號 9 z& A7 ]) R. c& D
課程費用: 總計新台幣 12000 元
* o8 G0 r) z7 X/ _1 m政府補助新台幣 6000 元;學員自付新台幣 6000 元 $ `: k1 {+ ?( U1 q+ h1 j( B& Z
優惠方式: 1 c/ n* h6 W' }0 b* |" ~9 S. t" Q
報名方式: (1)線上報名:請上中心網站首頁之「課程報名」區依步驟完成報名(http://submic.ee.nctu.edu.tw) (2) Email或傳真或通訊報名:請下載並詳細填寫報名表,以Email或傳真或郵寄方式報名。 2. 詳細上課注意事項與相關通知,將於開課前3天寄給正式參訓學員。 3. 選課前請詳閱課程簡章,報名後恕不退費或轉課!本中心保留開課時間修訂、講員延聘之權利。 ) R- r) d$ b& V
聯絡人資訊: 聯絡人 1 , N/ z- c. f8 O
姓名: 吳文鈴 3 S+ J0 \2 }* k6 [; |5 j; R1 z, T& @
e-Mail: wenling@mail.nctu.edu.tw
, m) c: x; B& x' m, M: ?電話: 03-5731745 + t9 V3 ?. Y8 g+ A) |; s' D4 g- X; w
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聯絡人 2 0 h8 j+ W) N7 ?) a3 v- k
姓名: 陳秋雲 0 ^' L# V6 m4 l& f: h* R6 _
e-Mail: patty@mail.nctu.edu.tw 5 H' E0 r! R' c- i; u* {" R4 p+ E. x6 n
電話: 03-5731744 & E* X1 d1 I. p2 ~5 l- K- f1 T
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上課時間: (週一,四)18:30~21:30 ! {: P z/ W o
上課時數: 24 小時 |
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