可組態性處理器的技術討論

jacky002

可組態性處理器IP的意涵
3 j- B' ]  ]# ?7 n( e' r
用多種型款的現成固定式設計，來因應客戶對處理器IP的各種不同需求，這是目前較普遍的作法，事實上ARM、MIPS、PowerPC等皆是如此。然而業界也有另一種作法，就是提供更高度的彈性設計，此稱為可組態性處理器(Configurable Processor)。
2 u# w$ W: R+ G6 w* \; R& ?* V& d
8 Y9 n1 e! \: s1 j可組態性處理器，是SoC設計者可以決定處理器的細節設計，包括增/減暫存器、執行單元、指令數...等設計，藉以建構出更合乎需求的處理器核心。如此，可組態性處理器IP，提供更高度的設計彈性，目前以可組態性著稱的處理器IP，主要有英國ARC公司的ARC 600、ARC 700核心，以及美國Tensilica公司的Xtensa 7、Xtensa LX2核心。
1 J+ C+ C: q6 p- Y9 L$ |
要注意的是，此類IP雖提供可組態性，但並不表示處理器內的任何環節都可重新調整，仍有其不變的主架構存在，倘若各環節都可以再行調修，此已等於是100%的自主設計，如此就沒有向外取得IP授權的必要。

9 h! g3 D5 j6 X  L+ B採行可組態性處理器IP的動機
4 }& ?0 D6 O( O" Y$ B
前面提到，為了更高的設計彈性、為了更切合設計要求，所以需要可組態性處理器IP，但「彈性」、「要求」仍是相當浮泛的概念性形容，以下將更具體說明採行可組態性處理器IP的動機。
# _& D0 @1 Y) D7 U, g
8 p& a  P6 ~3 f2 X1.減少晶片電路面積
將原本的多晶片系統整合成SoC，為的就是要精省系統電路面積，同時也精省實現成本，不過要將原有的多晶片整合成單晶片，多半要對電路功效進行權衡取捨，甚至犧牲部分規格、性能、功效，所以設計時都會盡力縮小各功效電路面積，而可組態性處理器IP因具備更高彈性，能將「電路面積」視為第一要求，組態出佔用面積最小的處理核心。
0 D0 O  |, E0 Y, Z' @
7 v. t( T6 B! f) k4 r2.減少晶片的功耗用電
許多SoC是用於手持式應用裝置中，手持式應用裝置除力求晶片小體積化外，也相當講究功耗用電，原因是手持裝置的電池電力有限。此外能源成本愈來愈高，用於機房設備內的晶片也得講究省電，其他各類應用晶片亦有類似趨勢發展。因此，可組態性處理器IP在組態時，即能針對功耗用電進行最佳化設計。

3.增加晶片的運算效能、反應速率
能以電路面積來組態、能以功耗用電來組態，那麼也可以從運算效能為取向來進行組態，尤其是硬性即時控制(Hard Real-Time Control)的應用格外有需求。事實上，一直以來處理器首要講究的特性表現，是價格效能比(Price/Performance Ratio)，近年來才開始重視功耗用電性的每瓦效能比(Performance Per Watt)。
8 h6 n) n& S' i3 @" M) h2 n
* L" G7 q2 {- p" W% ~; ]4.減少晶片的授權成本
* r" q( D/ C1 N, r1 M+ E使用處理器IP要支付一筆技術授權費，且在SoC設計完成、投入量產後，還要針對每顆出廠後的SoC抽取量產權利金，為了減少授權費及權利金等成本支出，採行可組態作法有機會減少此方面的成本支出，例如不需要浮點運算單元則在組態設計時將可棄捨該單元，需要數位信號處理單元才放入該單元，透過逐項的權衡增減，有可能降低整體「技術授權費/量產權利金」成本。即便不能減少「技術授權費/量產權利金」成本，電路面積也可以獲得精省，進而讓晶片投產成本得到精省 (與前述的第一項動機相近)。
5 R, O& a' Q9 d. R
5.針對SoC的應用進行最佳化
9 ?% v+ Y/ Z2 K: }SoC的應用非常多，有的是數位相機(DSC)的SoC，有的是可攜式媒體播放器(PMP)的SoC，或是導航機(PND)的SoC，不同的SoC其應用設計也不同，例如DSC SoC不重視音訊處理，而PND SoC只專注靜態視訊處理及簡易的音訊處理，但卻需要重視數位信號的處理(接收衛星定位信號後的相關處理)，至於PMP、STB(視訊機上盒)則重視動態、高品質的音/視訊處理，也重視信號處理(接收、處理節目信號)。

由上可知，不同的執行處理特性、不同的運算負荷度，若用單一架構處理器IP則難以滿足設計，而可組態性處理器IP卻可以針對不同的應用需求來進行組態，以合乎各種應用取向的SoC設計。

! H7 c& Y1 q) V1 e/ b1 |# C可組態性處理器IP的隱憂

雖可組態性處理器IP有如上的5種優點，但也不表示沒有缺點，事實上，隨半導體技術及市場演化，可組態性處理器也面臨一些隱憂、威脅，以下我們簡要討論。

1.製程持續縮密，晶片面積資源獲得寬解
晶片的縮密製程技術仍持續精進，從90nm、65nm、到45nm，並持續往下探，使晶片電路面積成本愈來愈低，因此晶片設計者已不如過往般重視面積成本，事實上處理器的多核化發展，無論是同質多核、異質多核，都表示「透過電路面積倍增的作法來爭取效能提升」已屬可行、值得。如此，透過組態作法讓執行核心的面積最佳化，此種需求將逐漸減少。
0 a! x) W! E  x  V2 B
8 R, E" `0 C: r" Z9 l  p+ g+ t) u2.晶片上市的時間壓力愈來愈大
使用IP為的就是要節省晶片設計的驗證心力、加速晶片的開發，讓晶片更早上市銷售，而今市場競爭更加激烈，晶片Time To Market壓力比過去更大，使許多SoC專案都捨棄從Soft IP階段開始設計，直接取用Hard IP加速設計。

' E4 N1 \* h/ n; V8 C( C; d然而可組態性處理器IP可說是比Soft IP更Soft(軟)性的IP，是從「比Soft IP」更前期的設計階段開始著手，好處是獲得更高的設計彈性，但相對的就是增加SoC的設計時間，甚至為實現組態化而必須學習、熟悉另一套前期設計工具，即處理器的組態工具。
" n. L' R* t0 x7 W* g
3.軟體風險
此點前面已約略提及，事實上，除有軟體移植性、相容互通性等疑慮，軟體的後續維護也將令人擔憂，同時協力業者提供的巨集程式(Macro)也可能無法立即適用，這些都須再行斟酌、調修。特別是軟體開發、維護成本在整體SoC方案中所佔的比重愈來愈高，許多原有以硬體電路方式設計成的功效，而今多半轉成軟體方式實現。
+ |7 `$ d  A! o, U2 y3 s6 |0 K2 ~% z
4.固定組態處理器IP的轉向
, ~. p' @' R3 h4 l' Q; _) O8 nARM、MIPS等皆是以固定組態性處理器IP為主，不過為因應客戶需求也開始有些轉變，或允許部分的特例，例如MIPS的Pro系列IP就擁有組態性，或如ARM的OptimoDE Data Engines能因應不同需求的應用設計。
/ m- H6 k& t3 O6 m
) G: {6 S2 U$ U' V; D附註1：ARM、MIPS在處理器IP的主要授權業務逐漸成熟後，也開始進行相關延伸，如ARM延伸至實體IP領域，MIPS延伸到類比/混訊IP領域，此外兩家業者皆開始跨入32位元的控制器IP市場。

附註2：除了Soft IP、Hard IP外也有Firm IP，Firm IP的設計完成度介於前兩者之間，不過在產業的實際運用中卻不如前兩者普遍。
2 Q2 G+ @) R# s) y* [& W" e
" m( L( j% m9 ^( o參考資料: http://tech.digitimes.com.tw/Sho ... DLC72YMV4VE60LGYTA4

針對上述文件內容，歡迎大家參與討論。

jacky002

我想會不會是大家對可組態性處理器不是很了解呢?
大致簡短解釋一下，為何要有可組態性處理器的架構。
我認為主要是IP設計產業的精緻化，必須講求速度、效率與彈性。
2 V3 F4 j) \- Z; L$ y5 O6 I* T* w產業分工就必須要將自身研發技術的獨特性凸顯出來，然後再與 IP service vendor所提供的技術IP Core快速整合，快速完成產品開發。

( T, |; }. \4 m: U9 l: J因此，利用"組態"模式可以不用一次買整個聚合的IP Set，而是可以任意選單獨的IP，節省成本與選擇適合的部分。白話一點來說，如果你去大X發買一整個零食包，裡面有很多種不同的零食種類，他要賣200元。
但是你只想吃某幾種不要全部的組合，其他的自己又不喜歡。可是，自己單獨買個別的零食包又很貴。於是大X發提供自己任意選專案，喜歡的自己挑統統以打折計算，這樣不就皆大歡喜不是嗎?

- a6 a: G1 c  ]* D4 F目前據我所知，Faraday NC-1就是屬於可組態性處理器的架構。
2 U7 H: }5 a! r如果大家還有可以補充的資料，歡迎參與討論。

正在研讀 System Level Design of Reconfigurable Systems-on-Chip
Springer出版，有興趣的人可與我聯絡。一起看可以討論比較快了解。

; K  ^! e- x: N+ d2 q) C# c$ `% l[ 本帖最後由 jacky002 於 2008-1-30 10:38 PM 編輯 ]