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IC LAYOUT人員與90奈米以下製程

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1#
發表於 2007-4-11 17:31:18 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近看見一則新聞,台積電開始導入45奈米製程,不由得讓我想起前陣子看到的一篇文章,90奈米以下製程LAYOUT人員需求度將越來越低。7 O. d5 X3 \6 X+ X

0 p# g* I" Y7 I: p) E  D    晶片產業已經有好幾十年了,如果我們回顧廿年前的LAYOUT圖,我們會想∼∼∼他的手法為什會這麼粗劣。那十年後的人看我們現在,會不會想:2007年那時的人為啥那麼笨,做IC還要找人製圖。那時會不會是∼RD設計完,丟進軟體∼∼LAYOUT自動跑出來了,那如果真的發生∼∼∼LAYOUT人員可能就不需要了。
. @0 D( a1 @5 D9 Z% s, Z: i4 U. u. c5 A" B0 N8 y7 M" R1 v% B
    你說這是不可能發生的,那∼∼∼十五年前的人會想的到今天45奈米產品真的能實現嗎。台積電做45奈米,那美國一流實驗室中會不會正在做更小的製程,還是說其實更小製程已經實現,只是因為成本不符無法商業化,我曾經在好像牛頓雜誌看過1奈米製程文章,好像是用『碳管』來做的。) i6 u. T) k$ W9 g+ Y
  Z% F' F, U4 H5 h- D: E' g
    在我還在思維我未來會不會馬上失業,我就看到最下面連結網址那篇文章,他的標題叫做『你要自己做65奈米晶片的線路佈局嗎?』。
; g  ~9 H/ D7 `4 }; t) z5 L1 P* V) |9 X; W/ b7 i! M
    我截錄一段下這篇文章內容:『大部份人認為,65奈米節點晶片設計只不過是對洩漏電流、多變性、訊號整合問題投以更多的關注。真正的變化可能是,隨著客戶自有工具 (COT)設計流程模式面臨挑戰,IC設計業者重回客製化晶片(ASIC)設計流程模式時代,做線路佈局(IC layout)設計的工程師可能更少。.............65奈米設計技術上雖比預期容易,卻因主要使用者停止線路佈局,可能促使半導體產業出現新的變化。他還認為,90奈米已出現此種趨勢,主要是因為可製造性設計(DFM)在90奈米以下遭遇挫敗。對於公開客戶必須因應這些DFM問題的製程模型與資訊,晶圓廠也備感猶疑。............』; `, v" i) u) O0 H5 s

- n# E4 j# u# O; p( b1 ]$ t  A. ]    你如果是一個LAYOUT工程師,你看到這篇文章你會背部一股寒意上升嗎??  h' u3 D2 f" U
/ @  ?; }; i6 E# k7 u* X
    我們討論版有一個標題是在討論十項全能的佈局工程師,在我的角度看來,這不是一個衡量自己能力的標題,而是一個在警惕自己要不斷學習的標題。
5 t6 O( j* I9 S# o& Y# @* t4 \/ L+ r; r
    你認為你現在做IC LAYOUT是一個高科技產業,如果你不學習,可能沒多久,你就是在做一個傳統產業的人,不用對岸的人來打擊你跟你競爭,這產業自動被歸類為傳統製造業。* p* o7 d! p' P  Q4 H% {7 Y

* q$ k$ z$ J4 d! ]    你準備好了嗎?若你還沒準備好∼∼你要小心囉!!  大家加油吧!!
$ E% d- \( \. G9 G- V
; k2 U1 Y6 l4 A# S
, |% U$ i; l- y7 H$ ~參考文章:電子工程專輯『你要自己做65奈米晶片的線路佈局嗎?』
/ w: X: ^# j% }& d# H  r; N+ Q網址: http://www.eettaiwan.com/ART_8800408873_480102.HTM
2 |+ r) O) n, T' A  O) ?/ ^0 |' j8 R% F7 L, q3 k7 ?
[ 本帖最後由 sjhor 於 2007-4-16 04:03 PM 編輯 ]

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參與人數 1Chipcoin +3 收起 理由
jiming + 3 版主也要加油吧!!

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2#
發表於 2007-4-16 09:36:17 | 只看該作者
見解不錯!4 L: ^4 W2 d/ {7 a0 ^
不過  我響也不需要太擔心。+ t' X9 P* H! W" J# X
因為  "吳重雨" 老師也從 10年前說過:
/ j5 A8 m6 k, G, i  K4 k"Analog will die?" 這ㄧ句話- @& l! ?, h, r3 x) x& m7 W
現在的 Analog 也還活著說!
4 i. ~1 t. y' ]6 {2 I  }, f/ U
3 x. Q& L( n+ E6 cLayout 工作應該也是相同的!
" n$ [/ T7 L7 Z$ I3 q  D只不過工作性質會變!$ r. H* \. F2 u* X2 a- f; }

+ m7 S# ?6 _# H/ l2 k( O- r但我相信 Analog layout 應該很難取代!2 a; R# A; U5 M6 |) \" r# @

& B1 H- n) q6 L數位的是可以取代沒有錯; p( ^" L$ j/ @7 D6 S- B9 V: k% Z
但仍需專業的比較好2 P; E& r8 A6 {5 ?3 P7 n7 L6 X
尤其是這些深次微米的' g8 s8 r5 W% r9 E  p% N$ f
光罩都好貴  不是 designer 玩玩就可以的
1 z1 ]  m5 j9 i9 U2 s% h8 u, w- q3 j只不過 layout engineer 也業一直學新的東西
8 v6 G% s, A4 s0 j否則容易淘汰而已!
3#
發表於 2007-4-16 11:53:10 | 只看該作者

回復 #1 jianping 的帖子

您好.JIANPING 板主,最近一直奔波找LAYOUT工作.一直没能回复您的消息.我尽快申请MSN和您保持联系.
' H1 [* n& b# I% I我是觉得LAYOUT只是入行.万一真有天LAYOUT不行了.转ANALOG就行了.而且相信没人会在RD干一辈子的.努力转ADMINISTRATE啊.
4#
發表於 2007-4-20 00:43:47 | 只看該作者
Physical Compiler 已經決定數位Layout工程師的前途嚕
5#
發表於 2007-4-25 10:45:12 | 只看該作者
其實 Layout automation 的議題也存在相當一段時間了,不過以目前看來 Digital 的方面是 ok 的
8 {2 z3 [  v& r, l1 D* @% w$ h: M2 [. V6 Q: R7 X
但是Analog 就還有很長的一段路要走。
) |5 _  I) _! X$ `8 d7 p
9 a6 C. w/ d% t" W9 g# l  d看看現在台面上那些宣稱可以 自動產生 analog laout 的 tool 就知道了。如果真的好用或是夠成熟,會是現在這種情況嗎!!
+ S1 b1 O* X- P! W4 C
% U/ J5 o# J% k製程越往下走,人對Tool 的依賴程度勢必只會加高不會減少,因為Rule的複雜度已經漸漸的超越一般人可以負荷的程度了。- \5 b) x+ @( m3 x# z" P, H( y6 R
; b9 R! j, F. `/ e
COT(客戶自有工具)的 "終極" 目標當然是希望可以一個按鈕下去就作完。不過說真的難度太高了,所以一般CAD的人員,只要能夠有助於加速作業的方案都很樂意接受, 而且目前國外大廠 45nm 都還是人工在畫的狀況下, 個人認為 3~5年內 說要做到"全自動"不太有人會相信的。
" c7 L5 H- @- T) @) G7 e5 {- _% l' _; _: o) m4 O
自動化的趨勢是不會變的,所以Layout 以後也許不用再畫圖了,但Tool 終究是人在操作的,只是那個人是現在的你還是別人!!% @) A4 n: E0 ]  e

4 A1 W1 G- k5 y8 ?' w" H所以平時就要加強自己各方面的能力,為了就是準備這隨時都有可能出現的 "變化"

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jiming + 3 社群可以加強大家各方面的能力麼?

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6#
 樓主| 發表於 2007-4-25 18:49:41 | 只看該作者
呵~~~謝謝指教,總之~再現今這個社會~不管哪個行業,都是要不斷再學習的,不然就會被淘汰,當然~LAYOUT這行業也不例外.
7#
發表於 2008-2-2 18:28:02 | 只看該作者

回復 1# 的帖子

EDA界 早在我讀書那個年代  2002左右9 `/ M/ B1 a" B7 _
就已經有很多  Analog Layout Automation 軟體的研究2 [0 j1 i0 w% z; S
$ C. h7 `" v5 ], m8 r8 A
CAD 學術界的研究者企圖想要用  類比自動化佈局軟體  取代類比LAYOUT工程師2 n: K( n% C; ?; W) e

; s& D" Z8 r& x( w7 f9 N/ M3 H但是有一點很重要  EDA的學術工作研究者 或者是 EDA工程師  不管是 外商還是本土企業% @/ y4 b0 B7 z# K; X* [
背景 清一色都是資工   偶爾會出現幾個  也具有電機背景的人
: @9 @4 O; ~2 Q3 Q8 g但是  真的畫過 Layout 的 資工領域研究者 又有多少個
; W$ r3 Q: d' a' X
1 I4 i/ ]  O  ^9 V事實上  並沒有太多  甚至是很少  因為LAYOUT  可能不同的類比電路或RF電路
+ ]2 \( b( t8 b8 q! D: z3 }畫佈局的考量都有所不同
% x  g, g/ x8 w7 {% U! H- ]8 ?, Z2 ?7 U& n
應該是很難有研究團隊  同時精通這些領域  把類比佈局自動化 TOOL 做出來
, Q7 o; i6 \6 \就算做出來也必定會有 瑕疵/ Q! I; V) D/ `" |0 f1 s0 q; m
因為TOOL 很難同時FIT 一大堆應用電路 不同的畫法.
9 T" o1 O, W; e- [; w: j' t! ^3 M* @( m. `# A! w- e' T  K& `
所以我想  很厲害的LAYOUT還是非常吃香的0 G/ d: H" i6 y
出路部分應該不用擔心

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chip123 + 3 大大 升少尉 就頒發勳章!?

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8#
發表於 2008-2-13 15:28:54 | 只看該作者
暈倒
* k. y1 k& Z9 \. U0 n7 B8 T, H6 s今天才看到這篇. a$ j, {! \7 q5 [) f$ E
還版主發的...
* O$ m( v2 H# {! z5 s8 U* g. F3 U4 ~' G7 j; o, C# ]9 {3 m
COT 是什麼都不知道
2 m4 Y# b# W) }0 H- Q8 {. @就亂貼亂下評論' ]" O) k/ C3 o7 e
EE times 翻譯本來就白痴白痴的
: n$ v8 ^. G. \# I最好去了解原文再來貼...8 O, W5 Q: s! ^& e! p
$ c% v* A- m( j% T, N
底下有COT vs. ASIC 看一下吧
+ S$ ~$ r/ M6 Ohttp://www.sigda.org/ispd2003/2001/presentations/1_1.ppt

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yhchang + 3 + 3 Good answer!
jianping + 15 + 20 您已是向網二兵囉!

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9#
 樓主| 發表於 2008-2-14 11:45:39 | 只看該作者

回復 8# 的帖子

感謝指教喔~~真是受教了~~希望以後您能常來發表看法
10#
發表於 2008-2-18 15:21:09 | 只看該作者
希望未來90奈米以下的製程能有更多更好用的客制化工具,不然晶片數目越來越複雜,也是很難佈局的。
11#
發表於 2008-2-19 18:14:20 | 只看該作者
大大的分析~蠻好的~~小弟對ic設計業界有一點點了解囉~~多謝大大
12#
發表於 2008-4-20 21:28:06 | 只看該作者
其实说到未来操作自动化的工具的那个人,我觉得也许不需要太高水平吧?只是按按钮的话可能谁都可以,就算没有完全实现自动化,这个行业也很耗眼力的,做久了眼睛也不行,所以出路终究要想想。。。。。。
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