為何視同一條timing path

jerryyao

Dear sir,
# A6 D3 }/ `4 }3 Q3 D; M4 g1 q  請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
0 [9 |- L& G$ d2 Z$ A; [5 `第二條 : clock -> 同步ROM -> FlipFlop的data input
# J) ~8 E6 J" |# W  N, m, _) C但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
4 u$ s2 N5 k% P; M: G# z" {想要將ROM設成false_path要不好設，請問該如何做？
7 S" ~1 R$ s, R9 n" b謝謝。

sieg70

一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
) u* l% f  ^9 U9 y, d; w至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
1 m$ V- Q) Y! x4 K
還是你方便將這段code post上來給大家合成玩看看?

masonchung

ROM / RAM 是 DC 可以合成出來的嗎 ?
) }& I& A: I/ N! t6 t, Z; u除了 Register File 應該都不行吧

[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]

jerryyao

For  sieg70 :
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
0 P4 Y2 s, O& a) T( s. y此外我也會去看log檔, 或是technology view，謝謝。

For  masonchung :
8 Z4 W( ^  E( ~# _8 c4 d3 LROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
6 a6 e: i; f. E; g# D1 S6 u! X) nROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。

[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]