示波器測量波形的問題

chip123

我測量資料信號時的波形如圖所示:
& h8 T+ l8 v* w& Y: C* i# f
6 b/ U& _' j5 l+ [4 u9 E, k% f
展開後的一部分信號為:
- @/ k7 \3 ~2 c/ ^
, }& t0 n# S6 N" {6 ~2 K
# a2 M3 K; E6 z. ]紅色記號處的小脈衝信號,算干擾信號嗎?還是其他什麼原因造成的信號?

9 U+ |* |& p! Q問過朋友，朋友說：
) g+ S' ?  _* j$ j+ t4 e5 E% Q小脈衝信號每次測量時都有,調換測量探頭後仍然有,上述資料信號都是由CPLD解碼器產生的。
4 W$ z( W( D& C' g! F, u既然小脈衝信號每次測量都有 且出現的相對時刻都是一致的，這說明該“小脈衝”是真實存在的，不是因為電路板佈局引起的信號毛刺
另外把觸發方式設置一下 看這些脈衝還是否存在。因為改變觸發模式和資料獲取模式可以確定我們眼睛看到的 是否是示波器真實的再現。
/ D( t! x) D( N如果還是存在的話，那就是CPLD輸出的毛刺了 我以前在作時序仿真的時候 在仿真出的波形上也有類似的毛刺

: R' p$ ]: h! M% F但是，
4 a9 O; D3 n2 R0 a% Z那有沒有辦法消除這種毛刺呢？還有就是產生這種毛刺的原因？我想知道是由於CPLD什麼原因造成的？
我用邏輯分析儀測試時就沒有這種現象

Leo

我滿贊同ssejack1的說法, 基本上這樣的glitch如果量測儀器的頻寬或是取樣率如果不足的話應該是很難表現出來的. 如果不相信邏輯分析儀的話, 那就改用示波器測量看看吧. 由您所附的圖片來判斷, 使用100MHz的示波器來進行驗證應該綽綽有餘了

ssejack1

Glitch, 通常為非同步組合邏輯中的信號傳遞延遲或轉態時造成,如堅持以非同步組合邏輯來合成幾乎是無法完全消除,要避免則須改為同步方式的序向邏輯,在信號穩定時以時脈信號做 latch or clocking 將可免除此困擾!

2 C& K6 H! i, M8 Y" [  M1 m& i"我用邏輯分析儀測試時就沒有這種現象" 這須探究您的邏輯分析儀取樣率和頻寬是否足夠,否則短時間之 glitch 不是反應不出來!就是被衰減看不見了!