【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
: s5 z% b- u; N$ u8 n# _的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：

2 {8 T* Z6 ]9 K  o& O( R
, `! e# `( ^; r6 @2 \- I2 Z# errors Violated Rules
& ?9 b! ^6 v2 v. j8 p( h+ n- B2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
4 c7 z- b) R" c& D0 j: a1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
! G7 J6 e' _! \+ S% Q" n1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
' K; e+ L8 }+ ~9 A! [1   POC1 Minimum POLY1 to DIFF spacing = 0.2
$ x% a6 t% B" Z13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

1   M2R1 Minimum density of MET2 area [%] =30

) W9 G) R  D! q$ F4 B: T-->MET2佔總面積須超過30%

1   M3R1 Minimum density of MET3 area [%] =30

% i8 l+ q3 n% ?4 @-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30

-->MET4佔總面積須超過30%
8 b( y0 [9 Y0 z+ V4 ?- q# V" V! l
/ o% A" q; s8 F( U+ n) A7 O  O3 s1   POC1 Minimum POLY1 to DIFF spacing = 0.2
( l4 _" A! r& Y" \2 C5 s) g! ?
2 @5 S. N- {6 `/ u" E+ B--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
  `9 i# D8 i0 H2 A1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
, S5 J( h1 ^# T  u' @" _2 D# O1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
這些只是密度的問題...
6 L+ p# D! O% R製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
* T6 }7 L8 _" r2 M可以自行自做一個dummycell..
5 a  U- U) Y7 U6 V這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...


2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
7 w( i7 w7 U3 X# K4 K-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
4 l& k, C9 \: g: U3 a& e    在發生錯誤的地方...多補一點Body應該就可以了...
# v( [3 ^* k, k& h* k
2 @8 [: w7 C( K/ S---------------------------------------------------------------------------
4 G! q  w" Q; ^. ~1   Figure Causing Multiple Stamped Connections
( m( g) v7 B$ M/ O4 y1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
) ?7 w1 m# i9 }- v' n$ h---------------------------------------------------------------------------
3 D$ p, r, T; L) e9 K# h$ P這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
" w6 w. H, f3 D1 n- P  W5 u造成重複命名...
; }5 R4 {+ f) z  x建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
7 Q4 o. Y5 _5 s' [" ^. w我把兩種error分開來解釋好了.
! y& u( S: S" ]! R1 O以下先講DRC的error.
2 y$ N5 C4 I# U5 s$ p/ r
' r4 f: x% n4 m- z6 Q( J6 r9 ]/ i====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

. _7 [8 n. Y- t$ T2 c& ?  y若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
! R5 j! b" j' }/ x! n& R此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
/ @, _0 B2 L. B- U6 p6 o上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
' _( D! N  s- P* T: X+ w8 J% n如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
/ O4 b) r( \0 k5 A* t: ^但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

5 ]) D# ~. R7 m) U4 o9 u1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
" s* X! g7 x: H; B1   M3R1 Minimum density of MET3 area [%] =30
( m( t1 e) i# q4 [! g1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
: u9 U$ u% a9 D. f" S2 M不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
' D. D5 Y7 c' X. t1 Y$ @以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

0 z4 h) ?6 S1 U; P/ ?1   POC1 Minimum POLY1 to DIFF spacing = 0.2

& d' q% a8 Z' x: w" P上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
/ h4 L5 B' T% U) c) O1 v: R+ k或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
0 ?& Q, R' l( g; l3 ^4 j+ r而此點與上述的metal density無關, 是一定要修改的DRC Error.
7 M- K) a  E3 r# S; k) R: M- k
====================LVS Error=====================
4 k' E' ~3 i4 A6 V1 S4 x再來是LVS的Error:

& I5 |8 s8 V& I4   Label/Pin is on a net with a different name
2 t$ U3 ]8 K: ~
: K8 {* m! V- o9 [這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
) i9 R" S* E: g* ?: t絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.

* s" \; f3 S1 {9 P3 I1 s# T) a1   Figure Causing Multiple Stamped Connections
( }4 Z2 F4 x( W3 @* H; t3 T# w, o1   Figure Having Multiple Stamped Connections
8 b2 t+ p1 ~; ]/ I, M$ v
# d& U  w; }9 i! H( P+ ?# q這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
8 X: s& X! }  Z4 ^" n* `" y所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
0 y+ U7 G; I' P! _0 A照理說這兩條就不應該再出現了,
3 a& a+ x1 `* W  k5 m若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

: t0 J5 A. b4 F; F3 X/ d  D最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
5 M# W; w' T6 b; N; J" N所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
$ a0 P' o9 R* Y  A3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

) r  h# S% ?' _3 q& [一點點經驗, 希望有幫上您的忙!!