請問關於動態比較器的問題?

bancroft

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6 v$ U4 D8 ^- I6 m1 Z最近，設計一個Latch-type voltage sense amplifier，
# I# p  P. j9 m- W: U# e4 s即有clock先把輸出做reset至0或VDD，於另外一個clock狀態下，即作輸入電壓比較的動作。
在前模擬時，兩輸入電壓差可少到1uV都可比較出來，
% D  M9 _' }0 F$ Y9 \可是在佈局後，就完全比不出來了，也可以說幾乎沒功能。
; Z: w9 i2 [* D9 ^; H. O我後來測試就其中一組MOS是佈局，其他都利用schematic的狀態模擬，
- p2 f# g! @: {; G! j; j光是這樣其可比較的電壓差也需到0.2-0.3V左右才可比較出來。
後來發現相對的MOS其走線要一模一樣才會比較好，可是還是沒辦法像前模擬一樣。
可是如此一來，也不能做同重心的佈局，即會有製程濃度梯度的問題產生。
6 L- O4 V- Y8 A2 K' \4 _! A所以不曉得一般動態的比較器是否才會有此問題，
1 N& F8 M, d0 Z# B0 \& N8 i因為之前用過對於一般不是動態的比較器，前後模擬也不會對於走線的匹配那麼的敏感。
2 K. r. g3 U% p# O, T4 i即使利用同重心佈局，不是動態的比較器其結果與前模擬也不會差得太多。

/ H& t* G3 g& Q' y所以想請問各位大大，到底是什麼問題，還是對於動態比較器的佈局應該怎麼做才對?
另外對於動態比較器可以去測其增益為多少嗎?因為是clock控制，不知道怎麼去測增益，
還是要根據比較器最小能判別的電壓差，然後跟據VDD的值，去反推增益嗎?
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我想在請問一下，於latch-comparator前一定要做pre-amplifier嗎?
: N( L% C0 q# L8 A" ]9 w# Z$ Q& u於其面的模擬中我沒有設計pre-amplifier部份，就直接是動態比較器的主體，這樣會有差嗎?

& b; E, g4 j$ `麻煩各位指導，一直很苦擾，不知道怎麼解決此問題，謝謝!