Quartus II中Chip Planner的delay time

ccmkn

因為本身設計需求，我需要利用Chip Planner來手動布線並調整適當的delay時間。
( p9 o- h! N& @) s* i7 K  S* N而假設我設計一個輸入經過一個BUFFER然後輸出，在Chip Planner中可以利用fan out的功能查看到其delay時間為：

( b9 k& u/ n' p; l- X從CPLD輸入port到Logic Element(也就是我設計的BUFFER)的delay時間為：2.590 ns
LE內部到輸出的delay時間為：0.2 ns
8 @& x0 e, H3 k從LE輸出到CPLD輸出port的delay時間為：1.695 ns

$ C* N# }- J8 T從以上我推算從輸入到輸出應總共delay約4.5 ns，但實際當我將輸入和輸出訊號接到示波器時，發現其delay時間約15 ns，
- p+ \$ K# o( |+ Z5 w+ s( wQuartus II的模擬跟我實際量測兩者差異太大了，這樣是表示我不能相信上面的delay時間嗎，還是有哪個部分是我忽略沒注意到導致兩者的差異？

$ z  c8 l5 {! u, k" B拜託懇請解惑了，

感謝。

jason_lin

Chip Planner可以調整delay???
6 ?% f: K$ C8 x好像沒這個功能吧?
看Timing應該看report裡面的比較準吧!
1 r' g- t1 ?2 Z( w4 L7 y因為布線完的delay都存在report裡(Timing report),
而也不應該看fan out吧???
應該由Timing report裡看delay,不合需求的話,下timing constrain去符合你的要求,
* f$ `& _- `  A2 r- \* mex:在Assignment edit裡下Maximum Delay或minimum Delay去限制Timing.
9 w8 j3 `, y; X; x  j- Z^_^