TSV -EDA Major Challenges?

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Topic: TSV - EDA Challenges and Solutions
Speaker: Dr. Charles Chiang, SNPS Scientist, Synopsys  40p

•Why TSV integration
, \& E1 }" V1 v% Z& p•Current trend
9 _, }" z1 i8 E" A5 X  t/ q" Z9 r/ m•3D IC Technology
/ x! b- F8 ]2 M" u•EDA challenges and solutions
6 u/ x- {9 R2 H5 x•Synopsys initiatives
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klwu95

It seems to be a major challenge for TSV

simonliao2009

Will TSV integration a solution for 3dic?

simonliao2009

熱門的題目跟研究方向這真是最熱門的題目跟研究方向
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希望可以得到想要的答案

skyfluid

大部都應該是專注在floorplaning和thermal issue上吧
. j" y+ m+ Y& W3 t' {畢竟3D發展現在專注在後段的不同 要等變化轉移到Arch. level應該還要一段時間

Eagle_10_17

真的是個熱門的技術,老闆最近要我研究研究~~

kstcandy

感謝分享喔\
. p7 _( V, ]. d9 W  x7 G剛好很需要這份資料

kstcandy

感謝分享~ Thanks a lot for kindly sharing

wolflame

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wolflame

thanks for your information,it's very helpful me,thanks.

mister_liu

DIGITIMES Research：TSV 3D IC面臨諸多挑戰　2016年將完成多種半導體異質整合水準

8 [: v+ \- x. i7 A7 y: H" n(台北訊) TSV 3D IC技術雖早於2002年由IBM所提出，然而，在前後段IC製造技術水準皆尚未成熟情況下，TSV 3D IC技術發展速度可說是相當緩慢，DIGITIMES Research分析師柴煥欣分析，直至2007年東芝(Toshiba)將鏡頭與CMOS Image Sensor以TSV 3D IC技術加以堆疊推出體積更小的鏡頭模組後，才正式揭開TSV 3D IC實用化的序幕。

於此同時，全球主要晶片製造商製程技術先後跨入奈米級製程後，各廠商亦警覺到除微縮製程技術將面臨物理極限的挑戰外，研發時間與研發成本亦將隨製程技術的進步而上揚，因此，包括IBM、三星電子(Samsung Electronics)、台積電(TSMC)、英特爾(Intel)、爾必達(Elpida)等晶片製造商皆先後投入TSV 3D IC技術研發。

至2011年第4季，三星與爾必達分別推出採TSV 3D IC同質整合技術高容量DRAM模組產品，並已進入送樣階段，台積電則以28奈米製程採半導體中介層(Interposer)2.5D技術為賽靈思(Xilinx)製作出新一代現場可程式邏輯閘陣列(Field Programmable Gate Array；FBGA)產品。

' X* L! Z, q1 q& }. d+ p0 r然而，柴煥欣說明，各主要投入TSV 3D IC半導體大廠除面對晶圓薄型化、晶片堆疊、散熱處理等相關技術層面的問題外，隨TSV 3D IC技術持續演進並逐漸導入實際製造過程中，前段與後段IC製程皆出現更多隱藏於製造細節上的問題。

mister_liu

加上就整體產業鏈亦存在從材料、設計，乃至生產程序都尚未訂出共通標準，而晶圓代工業者與封裝測試業者亦無法於製程上成功銜接與匯整，都將是造成延誤TSV 3D IC技術發展與市場快速起飛重要原因。

綜合各主要晶片製造商技術藍圖規畫，2011年TSV 3D IC是以同質整合的高容量DRAM產品為主，至2014年，除將以多顆DRAM堆疊外，尚會整合一顆中央處理器或應用處理器的異質整合產品。柴煥欣也預估，要至2016年，才有機會達到將DRAM、RF、NAND Flash、CPU等各種不同的半導體元件以TSV 3D IC技術整合於同1顆IC之中異質整合水準。
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中微推出用於3D芯片及封裝的硅通孔刻蝕設備Primo TSV200E
% t( [  i/ \4 {) _. k! t具備超高產能，單位投資產出率高出同類產品30%，已進入中國昆山西鈦和江陰長電
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上海和舊金山2012年3月15日電 /美通社亞洲/ -- 中微半導體設備有限公司（以下簡稱「中微」）推出了8英吋硅通孔（TSV）刻蝕設備Primo TSV200E™ -- 該設備結構緊湊且具有極高的生產率，可應用於8英吋晶圓微電子器件、微機電系統、微電光器件等的封裝。繼中微第一代和第二代甚高頻去耦合等離子刻蝕設備Primo D-RIE™ 和Primo AD-RIE™之後，中微的這一TSV刻蝕設備將被用於生產芯片的3D封裝、CMOS圖像感測器、發光二極管、微機電系統等。中微的8英吋硅通孔刻蝕設備Primo TSV200E™已經進入昆山西鈦微電子和江陰長電的生產線，以支持其先進的封裝生產製造。預計中微不久還將收到來自台灣和新加坡的訂單。

中微的TSV刻蝕設備和同類產品相比有相當多的優點，在各種TSV刻蝕應用中表現出色。這些優點包括：雙反應台的設計有效提高了產出率；獨特設計的預熱腔室保證了機台運行的高可靠性和高效能；獨特的氣體分佈系統設計大大提高了刻蝕均勻性和刻蝕速率。這些特點使中微TSV刻蝕設備的單位投資產出率比市場上其他同類設備提高了30%。
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( d! T# X* V7 n! d1 s  Q中微此次推出的TSV刻蝕設備Primo TSV200E™標誌著公司在發展歷程中又邁出了新的一步，使中微的設備進入了這一快速發展的市場前沿。據市場調查公司Yole Developpement*預測，三維芯片及晶圓級封裝設備的市場規模今年將達到7.88億美元，2016年將攀升至24億美元。TSV刻蝕設備將佔據市場份額的一大部分，而其中的強勁需求多來自於中國企業。

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中微開發TSV刻蝕設備恰恰滿足了這樣的需求。CMOS圖像傳感器、發光二極管、微機電系統以及其他許多裝置都離不開微小的系統級芯片（SoC），而3D IC技術則是實現系統級芯片的必要條件。隨著半導體關鍵尺寸日益縮小，採用新的堆疊處理方法勢在必行。先進芯片變得日益複雜，就要求必須在能耗和性能之間尋求平衡。通過芯片的堆疊，連接線比傳統的鍵合線更短，這就提高了封裝密度，加快了數據傳輸和處理速度，並降低了能耗，所有這些在更小的單元中就可以實現。
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. n$ ]9 A6 ~2 B; E江陰長電賴志明總經理表示：「3D IC封裝是江陰長電先進封裝的發展方向，技術關鍵是TSV工藝集成。中微的TSV刻蝕設備體現了出色的工藝性能，很好地支持了江陰長電先進封裝的新產品開發，並能始終保持競爭優勢。我們很高興能與中微合作。」

" X# Z0 w' q7 ^  k+ Z昆山西鈦的周浩總經理說道：「中微是昆山西鈦在先進封裝生產中的一個重要合作夥伴，昆山西鈦很願意和這樣一個鄰近的半導體刻蝕設備供應商合作，來支持我們在TSV技術方面的需求。中微的8英吋硅通孔刻蝕設備經過不斷的改進，現有設備已證明有很好的工藝性能、高產出率和低生產成本，這些都為確保我們產品的高質量奠定了重要基礎。」
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「對於我們TSV刻蝕設備的客戶來說，提高生產率和單位投資產出率無疑是極其必要的。」中微副總裁倪圖強博士說道，「客戶的產品線在不斷演變，這就意味著他們需要這樣一種設備 -- 可以靈活、最大範圍地刻蝕加工各種產品。而客戶採用了Primo TSV200E™就能以更快的速度加工晶圓片，同時保證高可靠性和低成本。我們很高興中微首批TSV刻蝕設備已經進入了像昆山西鈦微電子和江陰長電這樣的創新型企業。」
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4 t% `" i$ H. H- g, V, W& `Primo TSV200E™的核心在於它擁有雙反應台的反應器，既可以單獨加工單個晶圓片，又可以同時加工兩個晶圓片。中微的這一TSV刻蝕設備可安裝多達三個雙反應台的反應器。與同類競爭產品僅有單個反應台的設備相比，中微TSV刻蝕設備的這一特點使晶圓片產出量近乎翻了一番，同時又降低了加工成本。此外，該設備具有的去耦合高密度等離子體源和偏置電壓使它在低壓狀態下提高了刻蝕速率，並能夠在整個工藝窗口中實現更高的靈活度。中微具有自主知識產權的氣體分佈系統設計也提高了刻蝕速率和刻蝕的均勻性，並在整個加工過程中優化了工藝性能，射頻脈衝偏置則有效減少了輪廓凹槽。

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中微8英吋硅通孔刻蝕設備現已面市，12英吋的硅通孔刻蝕設備也正在研發中。欲瞭解更多關於設備的詳細信息，請訪問 http://amec-inc.com/products/TSV.php?lang=zh_TW。
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*數據來源：Yole Developpement 公司2011年7月「3D IC和TSV刻蝕技術」
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關於中微半導體設備有限公司
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8 k- v$ c; q4 B, _公司致力於為全球芯片生產廠商和相關高科技領域的世界領先公司提供一系列高端的芯片生產設備。客戶正是運用了中微先進的刻蝕設備和技術，製造了電子產品中最為關鍵的芯片器件。中微的高端設備在65、45、32、28、22納米及以下的芯片生產領域實現了技術創新和生產力提高的最優化。中微公司以亞洲為基地，總部位於中國上海，其研發、製造、銷售和客戶服務機構遍佈日本、南韓、新加坡、台灣等地。更多信息請訪問公司網站：www.amec-inc.com
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% [$ O& G" J2 P/ V! |Primo D-RIE、 Primo AD-RIE和Primo TSV200E為中微公司註冊商標。
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3 h- Q2 `* ]/ Y2 G消息來源　中微半導體設備有限公司

globe0968

利用TSV及Silicon Interposer技術之全面性EDA解決方案
實現多晶片堆疊系統(Stacked Multi-die Systems)的設計
! Q" D% ?0 q7 w. L& s  s
9 l3 C8 \! b3 ^3 ~0 V2 W(2012年3月27日，台北訊) 全球半導體設計、驗證、製造軟體暨IP領導廠商新思科技(Synopsys)今日宣布利用3D-IC整合技術加速多晶片堆疊系統(stacked multiple-die silicon system)的設計，以滿足當今電子產品在運算速度提升、結構尺寸縮小及功耗降低等面向上的需求。此外，新思科技3D-IC initiative也將與IC設計與製造之領導廠商密切合作，以提供全方位EDA解決方案，其中包括IC實作(implementation)及電路模擬(circuit simulation)產品的強化版本。
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3D-IC技術彌補傳統電晶體微縮(transistor scaling)的不足，讓設計人員藉由讓多個晶片垂直堆疊或在矽基板(silicon interposer)上達成2.5D的平行排列(side-by-side)，以實現較高水準的整合。3D-IC整合則是採用矽穿孔(through-silicon via，TSV)技術，是一種取代傳統晶片堆疊打線接合(wire-bonding)步驟的互連新技術。使用TSV可增加晶粒內(inter-die)的通訊頻寬、縮小封裝結構尺寸 (form factor)，並降低多晶片堆疊系統的功耗。

globe0968

PPM Associates總經理Phil Marcoux表示：「當2D微縮變得不實用後，集合效能、功耗和功能優勢的3D-IC整合技術，很自然地便成了半導體科技的發展方向。有些3D-IC整合的優勢如提昇複雜度、強化效能，及降低功耗等，都已獲得證實；但在3D-IC整合技術成為傳統2D架構的商業可行替代方案之前，其他所宣稱的優勢如改善上市時程、降低風險及成本等則仍有待實現。就3D-IC整合技術應用於半導體產業而言，新思科技所提供之經矽晶驗證的EDA及IP解決方案是相當重要的。」

新思科技3D-IC initiative的構想始於半導體裝置層級(semiconductor device level)。多晶片堆疊納入具有不同熱膨脹係數(coefficients of thermal expansion，CTE)的各式材質(通常黏合在一起)，然而因為熱感失諧(thermal mismatch)的緣故，任何溫度變化將會產生材質應力(material stress)，進而導致矽晶損毀並影響電晶體的效能。此外，TSV、微凸塊(microbump)及其他錫焊凸塊(solder bump)也會在周遭產生永久應力。新思科技的Sentaurus Interconnect TCAD工具能分析這些影響並在晶片堆疊中形塑TSV，讓效能和可靠度達到最佳化。而晶圓廠等半導體公司使用建模結果(modeling result)設計一套特別針對3D-IC整合的設計規則以確保產品的可製造性及信賴度。

新思科技3D-IC initiative的另一部分便是透過全面性EDA解決方案，來實現3D-IC設計：

0 G& T6 k3 z/ d# r·             DFTMAX™測試自動化：為堆疊晶片及TSV提供可測性設計(design-for-test，DFT)
/ j# S1 P/ i1 N% F4 a, N" Q0 W·             DesignWare® STAR Memory System® IP：記憶體測試、診察暨修復的整合解決方案

globe0968

·             IC Compiler：支援布局與繞線(place-and-route)，包括TSV、微凸塊、矽基板重布層(redistribution layer，RDL)及訊號路由層(signal routing)、電源網目(mesh)產生及互連檢查
·             StarRC™ Ultra寄生析出(parasitic extraction)：支援TSV、微凸塊、中介(interposer)RDL及訊號路由(signal routing)金屬層
$ U( G. G! b# V, k; m& [·             HSPICE® 及CustomSim™ 電路模擬：多晶片互連分析
·             PrimeRail：IR壓降(IR-drop)及電磁模擬分析(EM analysis)
. P" J: s' X2 P3 `2 U. y·             IC Validator：為微凸塊及TSV提供設計規則檢查(DRC)，以及堆疊晶片間布局與線路比對(LVS)的連結性檢查
8 f6 S6 u' P! `" F·             Galaxy Custom Designer® 實作解決方案：矽基板RDL、訊號路由及電源網目的客製化編輯
& c$ g+ d2 M: z! O2 J0 O+ {0 E·             Sentaurus Interconnect：藉熱機應力(thermo-mechanical stress)分析評估用於多晶片堆疊的TSV與微凸塊所帶來的影響

新思科技設計實作事業群資深副總裁暨總經理Antun Domic表示：「新興的3D-IC整合技術為想要提升系統效能、縮小封裝結構尺寸，及降低功耗的設計團隊提供具體的優勢。2.5D和3D-IC整合對於延長成熟製程技術的壽命，以及實現高度異質製程技術的集成扮演關鍵角色，因此在各式應用領域中因摩爾定律所面臨到的電晶體不斷微縮的問題也將獲得滿足。藉由讓設計人員更有效率地實行多晶片堆疊系統，新思科技3D-IC解決方案可協助用戶快速實現創新先進的設計，以滿足更快速、更輕薄且功耗更低的產品趨勢要求。」

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【新竹訊】L3D IC封裝是半導體業新一輪競賽，誰能先馳得點，攸關下個10年的競爭力。晶圓代工及封測界龍頭台積電與日月光均如火如荼開發相關技術，阿托科技也不會在這場畫時代的戰役缺席。
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由工研院為主，包含矽品、聯電等半導體各領域業者所形成的3D IC技術發展聯盟（Ad STAC），協同阿托科技開發晶片堆疊等相關製程技術，尤其針對矽晶圓穿孔電鍍技術（TSV）。阿托科技德國總部及台灣技術中心皆投注大量人力及資源，在技術開發過程提供技術協助及解決方案。

5 Q( M6 \6 h) E% i$ k( ETSV是實現3D IC的重要技術門檻，ATOTECH為了開發同時兼顧不同孔徑之製程填洞能力，不斷進行添加劑的開發及改良。除了積極投入自身的製程研發，也與半導業界設備大廠進行異業結合，以製程及專業設備的設計搭配，達到最佳的製程表現。
5 l1 A  C8 v# M: q# R; U- g
; k; c) m, f+ P3 ?: k) q7 B阿托科技投入半導體設備設計研發及製作已2年，以在封裝載板設備製作的多年經驗，成功複製到半導體領域。首次針對半導體產業發表的製程設備Multiplate，突破傳統晶圓電鍍思維，直接開發應用於晶圓雙面電鍍的系統，包含完整的硬體製程系統及藥液，引起Intel等國內外大廠青睞。
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& Z8 Q! C, \2 i: n' ]6 k; m( Z# Y) y, w/ g這等於宣告半導體的技術競爭已進入全新世代，大廠的動向及進展具有強烈的示範性，除了令競爭同業神經緊繃，也在產業上下游掀起震撼。
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阿托科技董事總經理黃盛郎表示，桃園觀音廠的ATOTECH半導體研發中心，以研發最先進的半導體技術為使命，積極與國內晶圓及封裝大廠接觸，在半導體先進製程研發合作；此外，為擴大服務範疇，透過工研院平台，在院內建置ATOTECH的雙面晶圓電鍍機台（Multiplate），藉由聯盟運作及推廣，使該製程技術在業界生根、普及應用。
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目前在阿托科技半導體中心所進行的測試數據，品質及填孔效能方面均符合設定目標，但可靠度需要長時間來驗證，明年將逐漸轉進到量產階段。
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目前封裝端端的應用需求，初期主要以Interposer（中介芯片）應用為主，例如應用於內埋式被動元件及LED散熱基板等。就未來3D IC技術發展而言，Interposer的應用扮演重要的角色，如此雙面填孔技術臻於成熟，預估當業者投入量產後，設備需求上看數十條，為數十億元的大投資。