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針對台積電16奈米參考流程新思科技所提供的支援內容
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2 ^5 e+ Q a, H/ |9 R2 f) [新思科技Galaxy實作平台針對台積電16奈米參考流程所提供的工具和方法論如下:
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5 y1 c# F% f5 \, \! }# h- EDesign Compiler:先進的優化技術包括元件擺置(placement)、繞線壅塞(congestion)及導線層考量(layer awareness)等面向,達成最佳結果。
/ g7 E0 g c; D$ o5 O' v% t IIC Compiler:可支援16奈米FinFET量化規則、FinFET格線放置規則以及包括PBA vs GBA時序關聯性和低電壓分析等先進優化方法論的先進技術,以達成效能、功耗和面積的最佳化。4 I! c( ?( a6 s0 ~( m, c( e
IC Validator:透過DRC 和DPT規則檢查,驗證包括邊界規則和延展式dummy cell等FinFET參數。' k) {+ [! ?; |7 _, d# S7 z, ^
PrimeTime:先進的波形傳輸延遲(waveform-propagation delay)計算能提供FinFET製程所需的STA簽核(signoff)之正確性。
! j- H( Y) C! @+ C( ?) Q0 e0 wStarRC:使用FinFET「實際剖繪資訊」(real profile),能為正確的電晶體層級(transistor-level)分析,提供精確的MEOL(middle-end-of-line)寄生元件參數擷取(parasitic extraction)。 |
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