90nm製程的Threshold Voltage (Vth)數值的疑問？？

異星人

由於學術的研究需要，所以要模擬90nm製程。

. v! @. V) E  ?( b1 g& h7 [! M在過程中發現Vth(Threshold Voltage)並沒有比較小。
3 H5 }5 r. G# y
範圍大概是在0.5v∼0.7v多吧∼！！（在Linear與Saturation region）

3 Y# K: y- q7 Q" S! S6 a) u然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
file:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。
8 M" B7 A1 }9 ^2 F# y' o
去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？
3 I( _7 |% r( }
2 V/ |+ ^% \! ]0 L  W$ I) |它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。

另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？


- F5 K) l) U- S* ^$ b) e
4 o0 y4 e! H: K2 l+ G1 }0 [! a- V

[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]

caesarxl

跟你用的model level有没有关系呢？
文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。

caesarxl

楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。
# |. }/ y# _) |3 o' d; H可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。

異星人

Threshold Voltage（Vth）這個我當然知道

跑過0.35um與0.18um的製程，

它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
0 x! t8 X, O. v: U% v' u* z
' z( N. S# e5 d/ R* ?  m9 f讓我懷疑是我的LIB跑錯了呢？？
4 M0 m: y3 J. \. N' g. O8 @+ ^
還是90nm真的是這樣子啊？？
6 p9 a. g$ x. ^& J% X3 I2 I( e
因為NMOS在cut off 時Vth=800mV多∼！！

所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？

Sgw

我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。

caesarxl

那看来是我有理解不深入的地方了。
原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
5 c: p  p( ~5 A/ T0 n' A0 h發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。
: B2 z% }  m0 G" |+ y原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？

6 A* Q+ Y0 i5 \, j, _" F另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？
还有楼主的图片是你的仿真结果还是fab文档？
  e& c) M" N4 l$ d2 L' PI'm really confused...
1 k. s- f6 i. x等待高手解答吧

caesarxl

请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？

semico_ljj

LZ以为90nm的Vth是多少呢？

semico_ljj

90nm的Vtn0  一般就是350mV∼45mV左右吧

異星人

若是我改變Vbs的值的話
: q) w! i* a+ a- [
就可以改變Vth值了
1 T* t" m: h( v' {$ j7 K& I
0 h8 n! @) G1 _$ }; RNMOS增加Vb的確可以減少Vth，但我想知道原因。
( n* `0 I) y) M4 K
由於跑過兩個0.35um與0.18um製程，
1 [4 _2 |1 T5 {+ F8 ]+ Y
直覺上，會認為Vth應該會減少。
' K3 |1 R7 `7 ]$ h
- k" H8 q) P) t4 \9 Q由於我使用與其他兩個相同製程W/L的比值

9 T, w% t9 W* G7 D發現90nm製程的Vth竟然比較大，

所以覺得很奇怪，在相同的W/L的比值之下

Vth或許應該會接近，更小的製程應不會比大製程的Vth大

$ V- L: v% ^7 _, {) a所以才會提出這個問題∼！！
! `6 {3 ]7 u! {, J: c
) l* q* D7 `3 h, E若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？
# W) V9 n, Z) d4 C% h/ M  }6 T
0.35um→Vth=0.5V~0.7V→VDD=3.3V
5 x# ?2 ]8 P3 o  j: a! r& k
9 {6 @. b* T+ b3 S0.18um→Vth=0.5V~0.7V→VDD=1.8V

0.09um→Vth=0.5V~0.7V→VDD=1.2V

在製程縮小，而Vth沒有跟著逐漸下降的話，
+ e2 v5 y( ~( x/ W' X5 t
4 U& c0 r' C* o; u9 Q% l% ]; J若是考量到功率大小的問題的話，

1 E  Z8 X  d' c" w$ `我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v
6 ~# o: N* m$ D0 v$ i
1 V% l5 @& p3 r若是考量到 電晶體數量 / 面積 的問題，就另當別論了。

semico_ljj

Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！

dr.shawn

請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎

johnjohn

先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。
, {) N1 v, h1 W/ u# i$ }+ |0 wVth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。
& u% D+ O+ U3 \( E6 A) {' j5 J
NMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
PMOS也可這樣做，不過body電壓的控制相反就是了。

daodai

90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些

chungming

Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583
8 B$ r# ?+ t1 }7 H4 |page 583中間有寫到目前MOS scale不完全是constant field
% ]" M( K# X9 |" g7 S0 Y
而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二

tain

T90 release出來的多半是low power製程
U90 則可以用到normal的製程
9 v' c, L& I. T4 q7 n8 {2 z% V看看你拿到的model是甚麼