關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
* i, W3 y. ^9 m/ s* ~% G
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

1 G  W3 i& G- A0 p  ~* ~這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
! o7 R3 P& [) ?, `1 {7 R% H了解了
感謝你的解答
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另外還有一個問題   也是在DV階段跑出來的warning 如下:
& e1 }. f. n. I3 A, a1 |7 f7 r
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
( C/ D" G4 ^, v8 b( zInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
: |" J0 V$ ?" m2 H5 ]( P" ~& RInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
; A, Y( F% s& C. B& _) H1 U) g         to break a timing loop. (OPT-314)
" T* i0 z1 k3 f0 N7 n- g4 xWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
. X; X0 E8 f& y$ ^3 T6 o$ x% p0 @9 X1 S         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
9 z$ v* O  \) B+ e* W8 }3 T可是我怕最後layout部份會有問題

4 V4 v0 L; d4 i[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
9 f* j+ F5 V4 q. d如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
  t! `6 U# y0 U/ F5 ^怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

1 {0 K4 l5 V; f. Eassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
7 b; U/ j% z9 ]( b/ G$ c  b/ S
- B+ m2 g. C6 r& L$ a! L5 x, d因為是用工作站轉出netlist 然後再合成波形
4 y4 N( g. ]3 x$ T. V會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.