關於Quartus II裡設定值的問題

day766

最近在用Quartus II V6.1版，在新增New project wizard裡有一個Target device family and device的選項組，裡面有各種不同device可選擇，ex:Family-stratix; device-EP1S10B672C6.......。同樣的設定，也可以在新增project後，在Setting內的device欄位更改。
% n% N4 F& D  A! T! ?問題在於，我發現同樣的VHDL CODE元件碼，如果用不同的device setting，經過PowerPlay Power Analyzer tool的分析後，會得到不同的Power Consumption耗電量。目前只觀察到不同的Device會有不同的Logic Cell和 LC Registers數量。而Logic Cell和 LC Registers數量越少，則秏電量越少是肯定的。只是不知道為什麼在同樣的VHDL CODE之下，選擇越多LEs，反而Logic Cell和 LC Registers的數量卻越少。而VHDL Code跟device setting之間的關係是？

Cappuccino

合出來的cell/register數目變化不用太在意吧
' X" i: l1 P, g- b, `有的新型號device，可能定義的cell/register和舊device不同
因此光看帳面上數字不一定能夠一起比較
$ p/ N  S" r6 {: c有時則是完全一樣的code和timing constraint
不同時間compile，出來的timing和area也會不同
: ^  S8 j( n  w+ g7 X. c- C這應該算是Quartus2自己本身tool的關係
Synplify Pro比較準，一樣的code和constraint合出來結果都一樣

day766

在使用Quartus II的時候也發現到一些現象。就是當我把device setting設為Stratix III系列的device，用PowerPlay Power Analyzer tool的分析後，在Core Dynamic Thermal Power Dissipation項目裡的值會是0。而如果用其他系列的device，則可以模擬出該項的值，這是什麼原因呢？我去找了相關資料，在Altera的產品目錄�有指出，StratixIII為高階低耗電的FPGA，但不知這跟測不出Core Dynamic Thermal Power Dissipation有何關聯？

ssejack1

Code synthesize 完成後的 net-list 應和 target device 無關, 但是每個系列的 device LE / routing resource 有些差異,這些就會影響到 feeting to device 佔用的 resource 有關係;比如做一 11-1 MUX 選用 4 input 的 LUT 架構的 LE 之 device 和 6 input 的 LUT 架構的 LE 之 device 就會佔用不同數量的 LE, 4 input 之 LUT -> 約佔 5個 LE, 6 input 之LUT ->約佔 2 個 LE!