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標題: 請問各位師兄乘法器的設計 [打印本頁]
作者: semiartist    時間: 2009-7-19 06:54 PM
標題: 請問各位師兄乘法器的設計
小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：& |8 G+ d+ L# {" |) j

4 ?5 `% c6 I% w1 H5 g& [首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？, G  ^7 g' G$ t1 |

. _5 S# \! n# E( D關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：  o7 P4 E0 A+ k+ [- i0 @4 N2 Y' M0 ?
1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？
% S+ i  Q3 W6 s) G" |* i6 ~2〉就是對數結構的，沒用過，不知各位師兄覺得如何？5 W( P  {8 k- [
3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？
4 ~* {- Q) L0 h6 a. }
3 P) I. W  W0 }- k3 d9 p( k0 |$ D' F5 R先謝謝啦！
作者: liuyanruuestc    時間: 2009-7-20 08:34 AM
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
作者: semiartist    時間: 2009-7-20 08:50 PM
原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表 1 K& b) X1 [: j5 M5 R4 R
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便

* @3 c6 S% u# ], i$ k6 C! X. F/ z- G( C) q5 G' Y; H% Y+ J4 ~
謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。& A& k3 y0 K& e' Y/ Z/ H' n; I
在網上搜了一些資料，參考中。/ T9 Q8 n8 r+ ]+ ?/ J; J
3 P: L/ ^' k  i- ]  S; I" r
懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！
作者: jeffshein    時間: 2009-10-27 02:19 PM
hello Semiartist:
( T7 r! Y+ o+ @7 L0 H我也是第一次作乘法器/ i9 C( O  ^+ C" f1 d  t
而且需要做full range input4 e# |" D, L' C# G
我的作法是將兩個輸入端先除100倍下來
# A3 D- u8 D+ p/ p2 I在level shift
# t- i6 k2 m" O# X% ?4 ^成出來以後 再用單端輸出放大
, J# R% g8 I6 h4 h5 O/ S1 a5 ^這樣使用gilter cell比較好用, ~" V. s2 u5 B6 `% Z8 o# N" i- J
不知你之前的做法是如何
' p# L- D5 f& V7 Q+ C/ _願意交換一下心得嗎



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