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標題: LAY POWER IC要注意什麼? [打印本頁]

作者: JoyChou    時間: 2009-8-26 05:38 PM
標題: LAY POWER IC要注意什麼?
請教各位前輩,有人知道畫POWER IC時要注意哪些事項嗎?% O( J; p1 \8 ~
或是有文件可以閱讀的,謝謝
作者: CHIP321    時間: 2009-8-26 08:54 PM
1,首先搞清楚你的功率管要驱动什么样的负载,这个尤为关键、
- W& T- {* U# y6 D9 \( l2,而后选择合适耐压的管子,不要上电就被搞的击穿了。& c+ u# G  @9 l7 l4 z( H1 k
3,优先选择N型管,依据和功率MOSFET一样。
6 u; C& B' f$ \3 j& U4,在你搞清楚要驱动什么样的负载后,你应该得到了关于管子瞬态电流波形,驱动能力,灌/拉电流值等等数据。
; P7 x2 P, o0 K% Q3 y6 i; W: G+ y# X1 H5,按照通用的设计来处理,保证满足上面的要求,就是那么几条,没什么好说的,一般不会出错,二般提醒下,
0 G/ @7 K$ _% `# q8 N) j$ X查下手册,确定每个cont/VIAn的电流密度限制,打足够多的孔,保证无电迁移等等问题,当然METAL 的notch一定要考虑到,教训够多了。
作者: CHIP321    時間: 2009-8-26 08:54 PM
6,要注意latch up,感性负载会差生瞬态负冲击,而大的衬底注入,电源支路网络的波动,使得latch up的几率巨增。
4 u4 b+ N; U4 B0 o6 h( W  ?6 I5 N) J$ P7,大尺寸的管子,要注意栅极电阻,相反导线寄生电容反倒无上大雅。尽可能充分的连接GATE端,当然如果设计中对
8 N4 c7 y( u' k! |( @2 ?对开关损耗,推动能力无要求,或者无精确要求,也可省略,虽然大多数OWER MOS 也只是个粗枝大叶的东西,但是还请务事先必确定这一点。。
5 `4 y0 Q9 r' G; H: R% {8,再考虑下G-BOUNDING ,为什么没有几十A的ASIC?1mil能走多少和封装先确认好,不行就加粗,加粗之后需考虑你的PAD够不够大,够不够远等等。
, _! ?$ d( e9 l6 W9,再者,就要考虑下功率,1w 以上的东东会比较烫,想做的可靠需要加散热片,当然封装也是个问题,但是怎么换算热阻,怎么算散热片的接触面积,实在忘光光了,最好参考下老工程师的设计,有几本书有讲,那个 Power Hybrid Circuit Design and Manufacture,有些介绍,但是洋文,看不太懂。正在啃,好像很硬,欢迎讨论。& |( {3 _% v5 D  `7 g
10,最后再再再提醒下,不要迷信仿真结果,可能有问题的节点一定要仔细考量,系统要完善,不要拿数字观点看模拟问题。
作者: JoyChou    時間: 2009-8-27 11:58 AM
感謝大大的分享,內容很專業仔細.
作者: scy8080    時間: 2009-9-9 10:02 AM
CHIP321,你好
$ S+ r+ d5 N, `6 ~1 h  [, k0 TPower Hybrid Circuit Design and Manufacture 有没有电子文档呀,能不能共享一下?
+ E* C1 g5 i0 h$ l( H谢谢
作者: 小包    時間: 2009-10-18 11:24 AM
power ic的layout,analog core的部分大致上與其他沒什麼不同,唯一一點~power路徑一定要順要足夠~
% U1 e7 S: M- o( D* e+ S% b因為是power ic嘛~~~然後整個精神就是在power mos,power mos的大片power路徑要對稱,pad位置也是要對稱以達到Rds最小的layout。
: w5 e- T" R+ e, ?8 y  A我lay power ic 3~4年囉,參考一下~




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