Chip123 科技應用創新平台
標題:
如何把wire load設為0, 在做synthesis時?
[打印本頁]
作者:
klim
時間:
2009-11-11 07:09 PM
標題:
如何把wire load設為0, 在做synthesis時?
我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?
作者:
petert
時間:
2009-11-18 05:00 PM
如果你用Design Compiler
- S# p9 H1 n z1 k/ c" S/ V
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
4 F* R+ f! o4 q' [# s0 |
4 J, ^3 g( E( L7 Y
default_wire_load : "ForQA" ;
# l" V0 E4 b; Y4 e+ K: p
* y. O9 o0 v- u3 r; s
/* QA wire-load */
1 q7 M$ a3 T# J5 P
wire_load("ForQA") {
. c' v$ \$ Y8 c& X; m: x
resistance : 0;
) H ~1 z& `. t; s3 o
capacitance : 1;
# i: E U/ q6 s0 M, c# U/ M Q4 [
area : 1;
9 y6 g# }0 Q& |: w$ @" U' c
slope : 1;
) i( Z$ G' M' |4 `! d1 g0 P0 d
fanout_length(1,0);
$ n1 ?8 q; ?0 T: J
fanout_length(10,0);
. P5 y/ @' M6 o7 K3 E' z( o+ F" d
}
; t$ K; S- ^- _6 [8 A+ `. f
$ C- r& U4 j3 ]) L7 \/ ^/ M8 k
不是 default_wire_load : "ForQA" ;
; ?, w7 J1 s. z9 o/ [0 C( i
則 script file 裡寫
- z4 C# G8 R |9 t$ W: G
set auto_wire_load_selection false
; S j2 o8 u; d/ Z" ]
set_wire_load_mode top
& S) L6 o6 g$ F5 U# U, Z4 t& {
set_wire_load_model -name ForQA -library <your_library>
0 d+ F2 ~. m% l$ ^0 ?7 v/ s2 Q
) T H8 Q9 C; y2 N
2.或查用 set_load 0 ... 的方法 for all ports and all nets
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com.tw/)
Powered by Discuz! X3.2