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標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯
' d+ O, ^% r& r5 R
  V* a; X7 ~3 e- a# U9 r多次測試中 + D  t; x. U4 r9 x  N* B& y
---------------------------------------------------------------------------------------------------------------
) b! H% ~$ f$ R/ F+ y% \  J
$ i9 L- o' _( \7 g- j6 Z3 G2 X$ [
VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
" t0 G' o$ [" C( B" V$ t9 Q% _9 v! k% ]
疑惑很久了，也見過別的朋友提出過這個問題，誠心求解9 S9 p8 y4 T5 D. p" e; @

9 {4 e" w1 }! ^) A, r----------------------------------------------------------------------------------------------------------------
9 c* j$ i: c7 M# S2 NPS：7 y. i- F) L9 c
1假設電路結構是模擬+邏輯電路，無SR3 J# ?' W) W7 d( g% a/ }% ^
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值2 f3 L* o" r; x$ z6 C
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset6 T$ o6 V* K, \3 m9 R

9 R: O0 n; e- o/ _4 C7 F& o
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：
( }. ?+ O0 O( ?( i1 c) B
! j1 j1 @$ p3 s0 ^$ m假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。8 D, \9 I8 o7 q* y  ]/ \
假定初始状态整个电路处于0电位，
7 n2 b& j; v# Z: IPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；4 ~* M! u' J" p* [% q4 Q) l
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
! ~+ g; k1 T1 f' B
( a! Q, g& b$ t7 Y如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
' L+ C& E$ O2 P; u  c2 L! @6 j& i                                                            2. Junction順逆偏造成的差異3 s4 M, N) H6 T3 U$ K& E/ E6 T
2 [3 P4 l1 o& G5 R8 B
再者如果是單顆元件應該有接近的HBM level
5 D4 k  @/ `5 w9 X, F! w8 D如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.; k, x, k' g' K$ O3 F' d5 n

" Z( q5 _4 o0 C. A& S0 t但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
' B- u) J2 S# u3 L) \' Dsystem level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中
* |" d/ j4 O& \---------------------------------------------------------------------------------------- ...1 \" {+ b/ I; T# j: P
CHIP321 發表於 2011-12-30 10:35 AM
$ H: L- A3 L& i0 E) a

& v  i0 O, S- B6 d" L/ f看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
4 ~! Q+ v) Y; R9 r. `* Ihttp://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,
& x6 u9 r: ^. B! V9 F0 i: V
8 \' K% ^  j' B9 R舉例GGNMOS single device for HBM test% x1 l5 T% y9 ]: @+ m+ ?
only 2 pin (I/O and GND)
5 L7 \. Z. ~+ D8 T1 y2 v
! P. \% ?5 l  E+ ], ]GGNMOS (drain-I/O; source & gate & sub - GND)
7 E0 a9 V- N# v" {記住ESD一個重要rule, drain contact spacing會放大,
3 E' d5 C; r  Z" {  n$ R! v1 `
; V4 l2 o/ Z9 h! ]$ p5 K8 P假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
2 ~) ]0 T! E( O3 S反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
9 b: b3 ?0 F* `( L$ e
8 K# g3 B' o- |. L這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
4 h5 r$ |7 c; i) u6 M要考慮可能反過來打負電壓其實是沒有ESD bypass path~2 c, M- \; }9 W. ~- `
! k/ p5 i7 ]4 p: J1 T
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321
; Q1 V  I0 e! x2 V+ HDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。  A5 X. B: q  t/ _) V, r6 ~" X
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。# m! r; O7 r; K9 e, ^5 O/ Q
搜集到的可能的解释有：3 ?7 b$ F# f7 T5 R5 q" r1 ]

3 b/ Q) X1 J: W# A, K2 {5 s( F. Y1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)+ h( _5 R' v2 E* n1 S4 z# L
2：从两个不同测试，不同端口看，电路拓扑结构不同+ j+ a& ?2 q6 I7 i2 R/ K1 W
3：机台测试电路与测试模型是有差异的，差异导致不同
% t* y) x, Q8 J* P  }+ k6 C3 e4：浮栅初始电位差异4 G# ]) f4 N$ M

9 h: C* r8 h( |对于1，缺乏更完善描述问题的资料，不理解。5 S8 `/ m( _$ s0 }, h
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？% e$ ^& D# t2 {5 v4 Q
对于3，缺乏资料，待验证$ H; Y& [, B- A; E1 \$ ?
对于4，我最认可的答案; D0 S3 p6 K1 }9 z/ q  }4 K1 y

) S& Q0 D4 R' D' W但是
+ C* E) [4 E0 l4 o$ X; K$ X( D8 a若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。  Y5 Y* ~# I4 D# }; b
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
- N5 w, I1 w  {4 \" f我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。# z6 S* c$ o2 Q0 r3 Y3 E
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。' O  U5 Q" m  Q2 M, R

' @) F4 r3 `: a1 [- E, l问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。% i) ]( L+ F: Q( ~0 |  d  N4 b
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响" U; E  y! N5 |8 l* [1 m
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



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