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標題: T18 DRC LUP3.1g_1.8V [打印本頁]
作者: aj002547    時間: 2013-10-7 11:48 PM
標題: T18 DRC LUP3.1g_1.8V
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯 9 w- o' R1 P, U; V5 Y% w/ i

/ i& R" X/ y! z' D% R  D各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位
; O7 d" |' N1 A  l9 ?4 U6 E) M; a5 v1 P  a
圖片的反向器輸出有接至PAD, 但cell都是畫好的,
* N0 C  y2 [: o7 g5 i/ ?; }( b. R3 d8 t# ?* t4 U
難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?5 n( B, p0 s# O
7 P1 U  d: l% w; h7 y: y0 s  D
還請各位先進有處理過的幫忙, 謝謝
5 M/ }# {" x+ V, \, v7 o. [% {: |1 K+ J8 \; Z
[attach]18910[/attach]: V0 {7 J& N- [+ Z6 g4 I

8 M4 ~7 A0 z( C; g" w, U. @4 h( t6 q* J' W* Z
highline處為紅色框起部分
) u# a$ O& M6 }# i[attach]18912[/attach]
作者: crystal_blue    時間: 2013-11-8 07:39 AM
您好:5 i$ l; _3 d  Y1 i  \

, m- V( P2 X+ b       我簡單的按照DRC RULE上的字義跟分享一下我的看法，應該是說如果你的N/PMOS有直接接到PAD的話，你的NMOS就必須要圍上DNW，而且DNW跟你的PMOS的NW必須距離3um以上。
, w/ l# ?6 p, F' T0 m# _7 m
4 j0 h  o2 ^, i3 f2 l% r! x        我猜這應該是為了ESD所設的RULE，因為在PAD附近較易有大電流，故拉開N/PMOS以防止LATCH UP產生。
" w0 H# o' K6 E5 C/ T) y; Y9 k' r8 B. M  z7 t$ \' l+ Z
以上希望對你有幫助。
作者: l690527    時間: 2014-5-21 06:14 PM
LUP  廠 rule
2 C8 ?2 _/ F/ l8 k9 D9 F, m5 e
6 c7 a/ g9 O6 }) Pspace  between the NMOS and the PMOS
作者: chengchishun    時間: 2014-5-21 07:14 PM
請把PNMOS 拉開 並為一個完整的ring



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