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標題:
請問latchup的正確講法
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作者:
tommy01
時間:
2008-3-19 11:59 PM
標題:
請問latchup的正確講法
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
, J* r7 @' @* Q: ~! K5 r
請知道的大大回答我 謝謝
作者:
y2kperfect
時間:
2008-3-20 08:22 AM
hi~
' y+ m& L1 b; q
電流太大,形同短路
+ T" g$ m0 |$ U+ q) r. |
所以直接說VDD與GND SHORT
作者:
yhchang
時間:
2008-3-20 08:28 AM
我對這問題的理解如下:
) U- b5 ?' v3 m
- b/ W5 T, S$ \+ M: ^
1.
6 w" K3 B8 d2 E: @
CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
2 N. q/ Q. ?6 t: J/ R3 m- d
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關
' @* K5 X( I } A3 j
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
( ^- y0 k, c" I" v/ n: p
輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...
0 E2 C5 C- D, i" u
- ?; e. R" E- W q1 F
2. 我原本預期電流只會在基底的表面流動.
3 ~6 K, p3 S8 A2 d P
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
7 A" y7 b# E/ r6 y5 R% P, g V
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
' }% D8 p$ ~* x8 n+ _( i2 l+ }
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
/ V# O* ^& w' `: Y
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
- N4 ~* Y' l" ` [
Layout上常見的作法就是每隔一段距離就要打 contact上去
8 L/ s$ `' j4 X1 a
主旨就是在降低 Rwell電阻.
$ ^8 _, l7 }! e. E Z( D
不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
5 A8 u' ^" ~$ N u
; P8 s \+ `! w+ Q
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
$ I8 u& J6 Q p8 P; L* w7 U' _
& ~5 r' h/ o0 `- f$ Y# E% _
[
本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯
]
作者:
ryan1
時間:
2008-3-20 10:07 AM
請問一下什麼是SCR呢?
7 V. S% J1 y; t8 Y* Q
**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
作者:
y2kperfect
時間:
2008-3-20 01:09 PM
SCR:矽控整流子
5 _+ |# V2 e$ g/ a/ p: `
其實就像BJT,只是它用來做開關而已
" f" r6 t) g1 E2 w5 O
但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止
9 M- ~/ ~9 j; l1 \0 k
典型的SCR開啟時間是1us左右,關閉時間約5~30us
作者:
minxia.lee
時間:
2008-3-21 12:00 PM
这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~
作者:
ryan1
時間:
2008-3-25 10:23 AM
標題:
回復 5# 的帖子
Thanks for your answer.
, G R+ h' K) q, a1 p
Thanks for your answer.
: G" r) d1 o" K2 n) A
Thanks for your answer.
作者:
yhchang
時間:
2008-3-27 10:45 PM
標題:
回復 6# 的帖子
我的理解是 如果 PMOS 與NMOS 距離夠遠 中間又有 Guard ring 圍住的話
8 v+ D* H1 \8 c8 w. g4 M5 e
那麼substrate底下所構成的等效電路 就不是 SCR電路
4 J$ a; |% R, j6 p% p" A$ t+ G
而是單獨的 PMOS 或 單獨的NMOS
作者:
betterliu
時間:
2008-3-30 08:43 PM
接樓上：
7 `" X5 {8 S/ o& E5 \2 L0 a. _, b
其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間
更容易
發生。
) z5 m0 W) a% C! e$ w9 u. p
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？
作者:
arthur03226
時間:
2008-5-21 01:16 PM
原帖由
tommy01
於 2008-3-19 11:59 PM 發表
: r& s# l( j+ _) w
latchup是因為靠近Rnwell電阻大,所以VB1
* w7 A, [& k6 o( u/ `9 I0 F: X4 [& I
# N3 V3 Z6 |% c; _' c, f
6 }6 h' N0 S% v+ y1 h
latch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
6 J! D6 q" F# b; ?2 H9 b
除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。
4 i* F+ q4 y5 V. [8 [
只是他只講出結果而已。
作者:
Liwayi
時間:
2010-12-9 09:25 PM
蟹蟹大大分享
; {. `( p; H/ J' _
受益良多
作者:
a5416148
時間:
2017-2-9 04:24 PM
謝謝講解
0 J! {6 G- M6 P9 H3 }9 r
早一點看到就不會懊惱就麼久了
作者:
woga668
時間:
2021-3-16 12:57 PM
謝謝大大無私分享
2 C/ ?( n# i+ _
受益良多感恩大德
作者:
CrisWu0966
時間:
2021-6-3 11:37 PM
謝謝大大無私分享
`2 z1 I9 l$ M: J- ~5 S+ O0 s' m
受益良多感恩大德
作者:
huangleelung
時間:
2021-6-28 10:13 AM
CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理
作者:
szona44250
時間:
2021-8-23 05:03 PM
感謝大大講解
5 u8 ?, s2 [% S/ S) o+ i
非常謝謝
作者:
nyy34345
時間:
2021-8-25 09:19 AM
" b# A0 b' [( G
Thanks for your answer.
# N# T/ C) ~, c
Thanks for your answer.
6 }% F6 r! g( b+ n
Thanks for your answer.
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