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標題:
關於Design Vision的問題
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作者:
小人發
時間:
2008-3-27 09:14 PM
標題:
關於Design Vision的問題
用工作站跑verilog的時候
" d$ S4 s# \5 S
在DV的階段 出現了一個警告
7 a$ I, u, _" ]" A- Q) s/ z
. A' Y' i6 s, e7 E* N
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix. Please use the change_names command to make the correct changes before invoking the verilog writer. (VO-11)
+ n! V' N, l; r- z" {4 M6 o
9 K! t o5 j( e* c& E3 E" x8 I+ T9 `
這是代表我的code哪裡有問題呢
作者:
cmyang
時間:
2008-4-2 11:23 AM
看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
/ [/ C& \% a4 ~0 Q# J! N$ E
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係
作者:
小人發
時間:
2008-4-9 07:56 PM
原來是floating的問題
9 F+ j* R- d9 [( n# |0 J
了解了
- n9 t2 v' E* c: R% T8 f
感謝你的解答
6 u# W& k0 y5 F/ c
-----------------------------------------------------
- |) E5 W+ r) p; i! B# t; z
另外還有一個問題 也是在DV階段跑出來的warning 如下:
. ~) W' A) v9 P' i
( v+ P2 ^5 |; c. `8 I7 {6 `5 d
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
' F: k7 O% d ?0 O8 u4 b- A
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
( z5 T# ^5 F8 h3 u4 G- z( M2 F
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
8 |# w7 D) [% A4 n% Q
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
8 L: E( K* `/ ?; I* F" |
to break a timing loop. (OPT-314)
( H# ^2 J# n3 b6 V8 g
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
) N. c) d+ o# i3 f; R# J0 T
to break a timing loop. (OPT-314)
, x G7 B+ R) O4 }
' _& q0 c' S, u8 A+ [
要怎麼判斷這些warning是必須要解決的
: y$ c% ^: R) R) s6 F1 D3 P b2 p) P
因為我還可以把波型合成出來
, m% S! V4 P. r* f8 V# u9 k7 c
可是我怕最後layout部份會有問題
2 w9 G+ s" l1 J! c7 ?5 H
7 a8 c7 N; U$ e9 N* p4 y. @
[
本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯
]
作者:
bbcall
時間:
2008-4-9 09:51 PM
看合成後的 netlist 是否產生 combinational loop 吧!
4 I3 c3 _) m/ U+ C$ o: ^
如果確定合成沒錯, 即可忽略此訊息~
作者:
小人發
時間:
2008-4-10 04:03 PM
標題:
回復 4# 的帖子
要怎麼看阿 ~~
/ o. A, M+ D7 b+ D
怎麼確定合成沒錯
1 a# x0 f7 `) m5 B' `9 Q: S
還有combinational loop 這是要確定什麼
作者:
小人發
時間:
2008-4-11 04:38 PM
各位大大 可以幫我看一下這行verilog的問題出在哪嗎
* p; Q# G6 Z! T" j _
我應該要怎麼修改才好
$ P: N' M% G& \% A8 g
# w. m0 |$ o1 m& Z; y2 {4 v
assign sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
; }( {) e5 @. }' \
' r# t; M. e9 E0 }$ L! H1 t3 ~
因為是用工作站轉出netlist 然後再合成波形
' R3 C. Q* E7 r, K
會出現幾個warning
作者:
kevin
時間:
2008-4-14 11:27 AM
我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.
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6 u# W& k0 y5 F/ c