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標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
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作者:
yhchang
時間:
2008-5-13 10:58 PM
標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
" Z4 W* F& E& Z4 j2 Y; A
但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱
9 |; K1 A. ^* X) n6 {
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
: s7 l0 v: ^& M. A1 t( S& Y
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
& G+ Y0 e+ C) } O9 t% J- w: s
. s8 [, B$ J# u4 b+ w* e2 y
這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地.
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& n% U3 A: _+ m4 f4 o; v
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本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯
]
作者:
cmin
時間:
2009-1-6 04:50 PM
簡單的OP,gain一定不會太大
* t- ~; e$ E4 r; }
要3-400mV才比的出來
5 E( K$ j x) `' a8 F6 V+ B
輸入級的L,應該用的很小
* L$ |0 S, W4 m8 J+ i, G
導致下線後mismatch很敏感
9 ^0 d# T" g& ?4 g% o; l. c8 \
造成offset很大
作者:
liangshangquan
時間:
2009-1-7 05:32 PM
L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
$ [6 \- C% e5 W6 y
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
4 p, T, F: s8 ?" J, I
同時layout match要做的比較好
作者:
rd66529
時間:
2010-11-24 05:27 PM
請問有~comparator layout floor嗎~~3q
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