Chip123 科技應用創新平台

標題: 我的layout日記~續(終)又倒了一間公司 [打印本頁]
作者: crystal_blue    時間: 2008-7-22 10:35 PM
標題: 我的layout日記~續(終)又倒了一間公司
隨著那位同事的離職加上其它人的努力，再一次的順利在規定時間內TAPE OUT了
0 H, L. [4 k1 I" S由於暫時沒有急迫的CASE所以心情也隨之輕鬆了起來，開始安排補休的時間，沒
2 ~3 a- h4 ^9 D7 L$ f& H5 L事時看看電子學上上網，這種輕鬆的日子容易讓人失去生活重心，所以索性跟主管 ! }$ j7 F4 p" \, ]- m6 ]3 p2 ]
說想到外頭上些LAYOUT相關的課程，一來充實時自己，二來不必被老官看到涼涼 " z" f( v" {8 |) m/ J
沒事做-.-，這陣子沒事也花了點時間去研究了一點股票的事，這算是我第一次投資 . I: x$ b; F& T$ g4 L8 A
股票，也小賺了一些，之後就聽到了一些令人緊張的消息~~~~
* @* H6 T) c& t, e- W* ]' }, l! ^
9 T0 k, {! [7 `9 D由於公司高層的問題，導致我們的單幾乎全被砍光，意思也就是說下半年度我們公司
. v3 l. t. O1 n: L可能不會有任何收入，消息一出沒多久公司股價呈60度的下滑幾乎腰斬，我想也是因 ! {+ Z  h2 T$ a5 K
為如此吧之後的幾個月並沒有什麼CASE可以執行，這是我來公司第一次享受到正常上 9 u* s' H  A! q3 G
下班的日子，真不知道是好事還是壞事，氣氛持續的低迷下去，有一兩個同事離職，
, W2 G7 F7 o7 G- ?& g- v我雖然工作量減少但也還是有事可做，所以可能有感覺到公司還在努力吧!! 4 ]: h4 _; d) m9 Z

  I6 T; K' a% v) K3 B之後公司內部風聲傳的亂七八糟，但整個RD部門消息是封鎖的，所以大部份RD的人都 0 h" f: w- z2 o( r: r$ B9 F
還不太清楚發生了什麼事，直到今天月會時終於了解，原來公司想要解散所有的子公司   T( [  w( Y9 P/ i+ U0 u0 B9 J9 P0 v
了，最慢八月底開始資遣，心中是有些不捨，但也沒有啥遺憾，只是希望剛進公司的
5 V  c2 K3 {* c7 m! s5 i/ jLAYOUT新人能順利找到工作，不要因為一些挫折而忘了當初的衝勁。
9 ?( o0 Z9 c! t2 \9 D3 U  {1 V8 L3 m6 I7 W% L# Y
這公司所有的PROJCET 接近50%我是LAYOUT LEADER，接近80%的PROJECT我有參與
0 ]" w' q7 J  M7 X# |我想在這公司我並不會有太多遺憾，起碼我努力過了也堅持過了，只能說是運氣不好吧
& z' ^+ Y; m7 C( p) y; c最後感嘆一下~~然後又得開104 再找工作了，開始想自己真的工作運不佳，該不該收
& f" D3 M/ m( B) K山了不要去害人，哈哈~~共勉之
作者: yhchang    時間: 2008-7-23 08:18 AM
看完之後 會有個疑問
+ j8 j$ i' r+ y: ?LAYOUT工程師要用什麼方法才可以知道自己LAYOUT出來的圖到底是好還是不好呢?
, D2 i& }( [, ?# K' h實質上在我們公司LAYOUT怎麼畫都是RD PLAN的 只是沒經驗跟有經驗的LAYOUT* M) R( X) y3 Q# r- F! @! Z" C! _
我們一把圖打開有時候也能看到那之間的差距...所以故事中的被質疑LAYOUT畫得不好
" G" O' a4 W3 F: L到底是誰下COMMENT的呢?
作者: Jim_Lin    時間: 2008-7-23 09:27 AM
不在乎天長地久, 只在乎曾經擁有?
作者: crystal_blue    時間: 2008-7-23 10:45 AM
Layout 畫的好與不好，當然是由別人來看的，自己做的東西很難看出缺點在哪，
  \. ^0 B& M% Z' ^1 q除非你擺爛不然自己都看到缺點了，還不改 不就擺明了等別人看到再說xd, p$ f; k( c; |2 L5 D4 w% s
: {  J0 O) {) o- j; Z5 \
就我個人經驗來看:6 q- |9 F7 J6 Y9 A8 k) h! P
" ^- {+ J4 w! V- W3 U* V" y4 e
1.面積使用率是否合乎效益:明明可以畫的更小，但卻因為排列組合或繞線問題，造成面積過大。
$ H+ ?  k7 ?2 J! b0 P6 s
+ u' P; b& L9 U; ~7 O2.match 未考慮清楚
2 F6 u/ F: A. R
+ Q- ~/ {2 b) b3.出pin位置不夠理想，導致必須跳線或是接線距離過長。, w. c/ V) s4 g9 b6 a

$ b. l- ~- i4 l0 S4.via & contact 數量不足$ v7 B0 L5 H/ W( z. f- m
' ^5 l2 P# V. c
以上只是略提大綱，其實layout本身考慮的東西真的不少。
3 o; |" q9 S. d# A* d) |5 Y2 }' M+ X2 D
# B/ d/ u6 Y" _% Y0 \# B5 i一般的design，只能提供layout人員特性的考慮，好一點的design能告訴你怎麼畫比較好
& \' r2 R5 x! T! W
- n+ Z, ]2 D" X但不論是何者，最後還是必須由你自己操刀來完成，在知道怎麼做之後，還必須了解為什麼要, M/ u5 m/ K1 n# m' l7 e( ]/ @

; H4 a8 F1 l! l$ l. F+ C這麼做。
作者: sw5722    時間: 2008-7-24 02:32 PM
畫得好不好,我覺得應該由ｄｅｓｉｇｎｅｒ來看,有些ｄｅｓｉｇｎｅｒ+ v" l5 J! C9 d4 E! Z& Y9 J9 S
比較龜毛,會限定你ｍｏｓ絕對不能跨線ｃｔ跟ｖｉａ一定要２顆以上,而3 j' W( P4 D; ~8 W  H
ｎｅｔ與ｎｅｔ的跑線線寬都不一樣等等,在很多限制下,要畫的很”漂亮”' a& ^$ {( |* O$ U4 D# k
其實很難．比方有２個ｍｏｓ　ｄｅｓｉｇｎｅｒ規定要放在一起,但一個6 x' b) j" x+ M  d0 M
很大一個很小,從數位觀點來說,會把大的折到跟小的等高會比較好看．從類
4 V% Z/ G* y( V$ \6 Q( s" `6 _: ~比或ｒｆ等其他來看,你把ｍｏｓ打折是會影響效能的,除非ｄｅｓｉｇｎｅｒ
$ \; K, Y3 u. d7 U* T同意,不然只有硬著頭皮去ｌａｙ．
! f  z& f8 O3 n6 d7 @+ I* @有時一些資深的ｌａｙｏｕｔ,真的是混出來的,有時他只是考慮的比你多,甚& C  J" t( K7 {$ a
至比ｄｅｓｉｇｎｅｒ還多,當一個ｌａｙｏｕｔ工程師去看別的ｌａｙｏｕｔ
  D9 N1 N0 v, @工程師的圖,只能說好不好看,但是好看不一定會ｗｏｒｋ,重要的是ｄｅｓｉｇ: r! \' c+ |" N  b: R  K
ｎｅｒ的想法吧．
作者: cas    時間: 2008-8-3 09:31 AM
it's good ......................
作者: wanjonwan    時間: 2008-8-4 04:54 AM
佈局是需要團隊合作來完成的，不能work不完全只是layout的責任，只要是有相關的人員都應該要負起責任，一個環節lose，就會失敗了
作者: CHIP321    時間: 2008-8-10 12:43 AM
看來衆位LAYOUTOR的經歷都很相似啊,難道crystal_blue兄和我一傢公司,不會吧,以前沒看見過啊,呵呵,玩笑話了. 要說LAYOUT畫的好与坏,這個真的很難定論.,在之前公司總以為老子天下第一了,后來和別的公司同僚接觸的多了,才知道,世界之大,要學習的東西豈是三五十年能學的精的.我感覺一塊好片子,首先要RUN的好,功能正確,特性精準,可靠性高,ESD耐受性高,其次佈圖結搆上要簡單,清晰,再次,則是對"度"的把握,知道在什么情況下,選用何種結搆,大多數高精度的佈圖結搆,都是要犧牲額外的麵積,時間來處理,很簡單的一個OP,或許畫出來都差不多,但是就在這個麵積,性能的的平衡點選取是否準確中見高下.再次,對于不同的應用領域,不同的工藝,可能對LAYOUT的要求都不盡相同,熟悉高壓的,可能畫數字就有些"放不開手",做IO的,做純糢擬的,做WHOLE CHIP整閤的,要求都不盡相同,再者,或許出与電路的特殊要求,結搆會有特殊要求,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.
作者: tzuenhau    時間: 2008-9-2 09:06 PM
這都是依環接著依環的啦 所以很難說 公司倒在找公司做就好囉 不然哪有可能活的下去
作者: semico_ljj    時間: 2008-10-23 02:05 PM
“,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.”，现在有这种体验了！



歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com.tw/) Powered by Discuz! X3.2