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標題: 环形振荡器问题请教？？？ [打印本頁]
作者: cloud_zj    時間: 2008-12-10 09:46 PM
標題: 环形振荡器问题请教？？？
本人最近再学习环形振荡器，有几个关于仿真的问题想想论坛上的大侠请教一下：
" Q% H( h+ W. ?, G- Q1.关于启振的问题，我在Spectre convergence aid中输出节点设置了初始电压为0v电路可以启振，但是振荡频率和我在PSS仿真得到的频率差别相当大，有几百MHZ，这是为什么？？？我用的电路拓扑结构是四级差分结构: f5 n' K3 ^& y# u
2.咋么仿真环振的交流特性，我想看看它是否满足启振条件？我做的环振频率为1GHz
作者: finster    時間: 2008-12-11 03:18 PM
建議把電路圖貼上來會比較好理解# A  C" @% X+ C' B1 B. {/ d# c
ring oscillator有好幾種不同的架構,若使用differential架構,需看你的架構有沒有使用到bias voltage+ Y/ ]* p( M5 C; \' j1 n
另外,若你要振盪到1GHz,那製程至少需在0.25um以下會比較適合
2 n8 X( T- R+ T" e6 M
) P2 j& ]) U" _! O至於振盪頻率落差很大
; I+ K5 @$ j" A0 s$ ?4 g6 W9 U* L這是很合理的情況,因為在不同的corner,工作電壓和溫度下,其所振盪出來的頻率的落差本來就會很大
, D3 i; x  Z  R8 H1 W若你想設計的較為精準
$ e& B. f! a$ N; @8 m% }$ a那建議你採用類似VCO的ring oscillator架構,利用constant current來作ring oscillator) W8 d7 ?( G( I& {. n
或者藉由selector control的function來微調ring oscillator,這種方式也可以設計出較為精準的frequency
作者: nowich    時間: 2008-12-11 07:31 PM
仿交流应该把环振断开  设好工作点才行
; V1 a1 m7 A5 X2 G不过ring osc好像ac分析不是很能说明问题
作者: cloud_zj    時間: 2008-12-16 04:01 PM
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构9 N: k8 [* D7 {+ R1 P
C:\Documents and Settings\cad\桌面\dell cell.bmp, I+ |, C  f+ V) |9 @
我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。% Y5 q7 f' y; }, v
关于这种结构的仿真我想各位大侠几个问题. \: @4 S/ D' K9 K1 ^$ ^5 W, C
1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时ss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！
1 U' U" H- O, Y6 D* m2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为ss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？
: _, C7 G1 u/ X. E3.replica bias中运放的带宽有什么要求？？) Q# t) G0 n/ g; t/ I
请有过经验的各位大侠指点一下！！！！
作者: cloud_zj    時間: 2008-12-16 04:06 PM
刚刚图片没上传，再来  _0 S5 _: C, S6 T4 \
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构
+ D2 X$ e' `. I3 u9 i( K  MC:\Documents and Settings\cad\桌面\dell cell.bmp  r5 r( G4 x' l! d4 _/ Y- O
我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。8 ?8 N6 {: `# M0 b
关于这种结构的仿真我想各位大侠几个问题
9 r: B, d; x/ N' c. K. L0 ]1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时pss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！ 6 M  S8 V) B: c4 x- h
2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为pss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？
( d) Z0 M; h- [: f7 q3.replica bias中运放的带宽有什么要求？？5 `: g* ?, g  ]
请有过经验的各位大侠指点一下！！！！
作者: guang3000    時間: 2008-12-16 06:11 PM
建议你将控制部分和delay cell分开，用nmos diode电流镜+ delay cell 做一个电流控制的震荡器，再扫描一下控制电流和频率之间的关系，正常的话应该有一定的线性度。如果正常的话应该就是控制部分的问题。
作者: cloud_zj    時間: 2008-12-17 11:05 PM
电流控制振荡器？？？论文上的拓扑结构通过replica bias 把用运放形成的负反馈能动态改变尾电流源的偏置，我觉得这种结构很经典啊，仿真会不会和Cadence SpectreRF对振荡器算法有点关系，望大侠指教？？？？
作者: finster    時間: 2008-12-19 10:04 AM
原帖由 cloud_zj 於 2008-12-16 04:06 PM 發表 4 v+ |. j5 n# s6 o) r/ H0 G& J
刚刚图片没上传，再来
& |7 x; l; e, ]& {感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DL ...
  p- T* l% c0 T4 ~# l0 y" H/ l1 ~
0 _1 e0 J  h, f* D- u1 c
( N2 C2 l8 T$ R! ?
這個架構我用過,使用P-type或者N-type的都有' I2 {7 H0 i6 e' o2 ]/ t2 u7 _4 S. @5 A
基本上這個架構很經典且常用,所以電路本身的理論並沒有問題
& ~  i' X: i% [) s) [8 C  Y從你的描述來看,我建議你把電路拆成兩個block來分別驗證,然後再一起作模擬+ A6 t6 [0 Q9 p( U% j) P
第一個是你的replica bias的線性度為何,如果這個電路本身的線性度不佳的話,那對VCO電路本身的振盪frequency會有很大的影響,故而你replica bias的gain夠不夠
! \" b$ W' d) z第二個則是differential delay cell本身的VCO gain的線性度的問題,如果它模擬出來的線性度愈差,那表示你電路本身的size並沒有調好,所以才會有如你所寫的在0.7V或者1.1V頻率差那麼多的問題
作者: 賴永諭    時間: 2009-2-5 02:47 PM
請問一下~~~* n5 G, ^' P; n  b4 G- n3 T" a4 m
在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???7 t9 d# \1 y$ x. `/ b3 r; t8 P, m
以前老師說...Vdc=Vg時,此時..symmetric load 之I-V curve看起來才會是相對線性的電阻
0 v' R  `0 r6 i5 C0 p. d1 n# g5 @那麼在這裡應用時也需要keep Vdc=Vg的DC電壓嗎???& T/ u# M& N' U7 N
煩請高手與版主們...幫忙解答一下哩....
# V+ W: n: ~- cthanks !!!!!
作者: 賴永諭    時間: 2009-2-5 02:55 PM
打錯了...更正一下...
7 Z, R& {5 r; X# f; ^% y! a請問一下~~~
7 d  `9 ^5 J, n在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???: d% V+ h- Q- X
以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻" k  X+ v' j5 V8 N
那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric l)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????. a$ ^/ g( p* w  U
煩請高手與版主們...幫忙解答一下哩....
8 f) b1 i! L* g6 ]) A, Tthanks !!!!!
作者: 賴永諭    時間: 2009-2-5 03:00 PM
挖哩...又打錯了...sorry!!更正一下...9 c# A8 H3 z7 \5 {2 c
請問一下~~~- b8 @% ^  Q4 _  b$ V# o9 z
在這裡symmetric load 之Vsd 與Vsg電壓應該是什麼關係???
; r( _8 L2 B7 [# L" }* t以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻; ~, g6 k" a  a1 e3 v" X5 }
那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric load)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????
% N1 F+ K6 `7 e; B煩請高手與版主們...幫忙解答一下哩..../ n* J6 s! y( e  B
thanks !!!!!



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