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標題: Verilog電路編碼的問題 [打印本頁]
作者: i543421    時間: 2009-1-7 06:59 PM
標題: Verilog電路編碼的問題
各位版上大大好，最近在學習寫Verilog，學長拿下列兩個電路要我們用Verilog的Gate level去實現它，請問各位版大，有人知道要怎麼做比較好嗎？請給我一個方向，因為現在還不知道下面這兩種電路的實際電路是什麼，所以請各位教我如何用Verilog去寫。
5 q) z) }* Y, z$ v; b5 S! {2 Y8 E( y
$ U0 b7 T7 Z( j' f3 B1)A 12-bit multiplier with radix-4 booth encoding and Wallace tree0 U& b. y' R% h7 v0 @) Y/ V

! N4 T6 f- z" C. P: W2)A 16-bit Ladner-Fischer adder.
作者: masonchung    時間: 2009-1-7 08:29 PM
應該先知道這兩種電路的實際架構 才能用 verilog coding 出來# [4 D+ ?2 o0 i$ t8 D2 m3 S

3 V1 V1 Y) b% k6 }& q3 R[ 本帖最後由 masonchung 於 2009-1-7 08:34 PM 編輯 ]
作者: johndoedie    時間: 2009-2-3 10:45 AM
標題: 建議先去圖書館找書
先了解實際電路才有辦法實現: i( K. s: ^+ ?3 `& c

; K- M3 d) H- j3 ?6 B9 s# h推薦以下兩本
) y" E- l* B: X5 z2 }8 N
& B' t- Q; `+ _8 ~Computer Arithmetic: Algorithms and Hardware Designs
, h6 Z" _, Y! l4 s( x by Behtooz Parhami
! n& R7 ^* @( w- b. j# K/ p
# L* d3 P/ x7 w, v# P9 E! MSynthesis of Arithmetic Circuits: FPGA, ASIC and Embedded Systems ! ~2 ]' d& B4 [, u" w
by Jean-Pierre Deschamps, Gery J.A. Bioul, Gustavo D. Sutter



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