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標題: 電路模擬上最頭疼的問題 [打印本頁]
作者: chip123    時間: 2006-10-13 11:48 AM
標題: 電路模擬上最頭疼的問題
瞭解一下大家在電路模擬上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!
作者: brian_shu    時間: 2006-10-19 09:43 AM
大家好,
6 q' s$ v- {) a- x/ B. I/ j  U  L& v2 s
我是 NB EE Simulation engineer.- J2 f) M0 m  x7 I6 e3 \
我覺得最大的困擾是 有些資料無法從 IC 提供商那邊取得 " J. ]  b0 h& l8 J, W' V
(例如 IC Package Model with power/gnd effect 對Power Plane 是理想的設定下 是不需要上述的資料 可是要做 SSO/SSN 或 Power Integrity 時 就很需要這些Data.)+ K3 G/ J) V$ a' w, U
) g' F( h" G" Z
資料或模型不足 很難做到後續EA的驗證~
: A* l# z0 Z- V9 z' R4 S; [+ M* F8 I' i, L8 Z& i+ _; x
這是我目前 做困擾的事~
作者: henrylai    時間: 2006-11-10 01:07 AM
PoSim時間過長
作者: masonchung    時間: 2007-1-14 02:57 PM
標題: 回復 #2 brian_shu 的帖子
請問您如何做SSO/SSN 或 Power Integrity ?* r7 z$ D) k. l
用啥軟體模擬呢?
/ A2 \, U, r# l8 X9 Y& N- P' S, ?
8 Z6 d. }2 F6 n0 J! v( O我蠻好奇的是NB EE Simulation engineer要做那些模擬?
作者: andy2000a    時間: 2007-1-17 09:45 AM
不同 case 要分開說) u6 {" [9 m7 l( p6 l# x4 \
, v8 I, J9 Y* P8 k9 n! C! \1 i
SOC design : digital 很多 analog 一部份 .. co-sim 要很久  因為 兩邊要互相等  萬一 analog 很慢
/ }% E4 f1 N$ z, e3 b   但是 不跑又不太行 , 除非使用 behavior * k; n+ _+ h% v, D) K0 r: O
HDL :  如果電路大 post-sim要花不少時間
* D. j3 e, e/ Z5 Aanalog :  不準  就算 hspice 還是一堆不準 , 還有 postsim  還有會發散  
. c2 i+ p5 n. c" K& H% ~, t3 v; k& uRF :  noise 問題吧
作者: edward0519    時間: 2007-3-27 05:27 PM
模擬軟體準確度差，很容易造成Sim Engineer自信心不足，, @: {5 {- R$ V, E' Y! d% C! x+ P
總是無法找出最適合的論點去解釋issue。" P4 ]; o& i3 b, a+ I
模擬軟體收斂度差，在HSPICE相當常遇到，, T+ L2 W. N6 `; l3 Z: `
雖然能利用某些指令將其收斂，但相對的也會影響準確度。* D9 e: U8 _- M  Y' B. g" U" n
軟體無法支援multi-port S參數或w-element，
5 F- Z. K8 }/ ^+ w9 v; a我想目前不支援這兩種格式的sim軟體，應該沒辦法存活在EDA界吧！
作者: ahsi    時間: 2007-8-20 03:44 PM
基本上我是覺得有兩個地方3 x  s7 L4 X3 Q; f
第一:軟體的模擬時間太長。(等到要睡著了)，只好犧牲準確度囉!!
' g! {9 U/ t; @. V$ C7 ~第二:軟體的收斂度要注意。。。
作者: yhchang    時間: 2008-1-27 11:37 AM
有些電路的模擬  一定要用準確的軟體來跑
  A5 F% [- Y' O* t5 `0 H) [但是又會花很長的時間模擬/ z6 Q/ J# [# I, y* ]& r  t" I
所以最後就變成  自己作電路計畫的時程非常重要
0 O% Y; c7 z) o+ j& }5 G9 A不可以把要跑很久模擬時間的工作擺在最後做



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