標題: 5個FPGA問題請教 [打印本頁] 作者: chip123 時間: 2006-11-17 03:47 PM 標題: 5個FPGA問題請教 問1:modelsim的一個問題8 I7 x5 E. o# I+ Q$ P. q8 D
用quartus 2 的megawizad管理器生成的 ROM，並用了mif檔來初始化，再用modelsim仿真，rom沒有輸出mif檔初始化的資料？是modelsim不行嗎？6 t. \0 a I% Y/ m
- K7 T% G5 I; n問2:設計 a cache controller and a DMA controller using VHDL,怎麼編寫,需要什麼硬體) b, K/ @; ^' N
2 @ a0 N8 b$ n, A) n
問3:為什麼用FPGA傳輸RGB會有水波紋? : [, e# z0 D+ t0 k/ |! @不知道為什麼,我用FPGA傳輸RGB圖像會有水波紋出現? 1 f3 }2 i- g8 z2 c9 A我用的是RGB565# t, s4 y) _" V- I1 @1 Y
1 h+ O: g5 a* v& |0 w2 S5 k9 O問4:FPGA 配置為輸入的管腳會出現波形，奇怪！, ^- }8 j7 b- v. P; f
我用的是xilinx spartan3e的FPGA，一共有一百來個IO,以前只用到六七十個IO,工作正常，最近在設計中增加了20多個input，output，其中包括16個IO來做資料線，發現在另外的三個輸入管腳上會發出波形，我是把這三個腿撬起來量的，的確是從這上面發出的。如果我只增加八個IO, 則工作就正常，真是很奇怪，請教大家！( `& F* @3 \4 @$ ~
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問5:如何使能stratixii的extended lut mode0 _- X ~% ?( p" I( v; |2 I+ y
我使用的是stratix ii 器件。synplify 8.1綜合結果.vqm網表�面有7輸入的LUT，然後Quaruts分析網表的時候報錯:Error: WYSIWYG LCELL COMB primitive "I_18865_1" cannot use datag port -- datag port must be used only in extended LUT mode7 k) h. |/ _% y+ a' d8 s. a
wysiwyg我是打開的。 " U( V' G, z! D' V: j查原因它說1 L0 j8 \( D8 P& f& N) ^: g0 T
CAUSE:The specified WYSIWYG LCELL COMB primitive is not in extended LUT mode (that is, the EXTENDED_LUT parameter is set to OFF), but uses the datag LUT input port. The datag port must be used only in extended LUT mode. Either the EXTENDED_LUT parameter must be set to ON, or the datag port must be disconnected.* C* l4 L5 {1 o" d1 R$ L
但是我不知道如何打開EXTENDED_LUT ，直接在腳本�面添加一句( D8 E) r0 k) G& k7 e% W
set_parameter -name "EXTENDED_LUT " ON . {" b" k7 o% O結果還是報錯。怎辦?作者: michaelslai 時間: 2006-12-3 10:45 AM
回答您第一個問題 ( y: h% u. c! W5 l* D' f- [2 n3 h>>用quartus 2 的megawizad管理器生成的 ROM，並用了mif檔來初始化，再用modelsim仿真，rom沒有輸出mif檔初始化的>>資料？是modelsim不行嗎？ - Q/ x, B! R) b) e4 p5 U! u9 c- p# Q$ B9 j3 i6 G; a) J4 k
因Quartus 的megawizad是用到Altera的cell library ，所以modelsim並沒有Altera的cell library ，因此無法模擬你建的ROM，除非為modelsim掛上Altera的cell library ，或者在Quartus II選用3rd party軟體Modelsim-Altera來模擬，你可能要上網找這方面的資料 作者: sakho 時間: 2007-1-17 06:03 PM
回答您第三個問題9 u0 A, |: `0 \9 L. P- {4 S: @
>>為什麼用FPGA傳輸RGB會有水波紋?: L) C6 u& y: f( N( Q8 a7 a( ~) W
5 ?/ H+ } L" a' n
通常FPGA在系統接線方面會有比較多的干擾或是delay太長 ; t1 Q% q2 N& d" @! _) m而導致資料進來的時候沒有敲好# S* J4 }6 o% C6 H" }" q3 U
我通常會在資料進來與出去的時候加個raising 跟falling 的clk 去敲一次5 K t: [0 t# c- D6 N' S& \
然後視出來的狀況& e5 U! [; D+ S: c" F& s! o K( u( u
去修正該raising 或falling 敲資料進來/ Q2 X/ V! G& a7 f+ C% u
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至於跟565有沒有關係 ; m( l; F! }8 I1 ~這我就不知道了作者: tommywgt 時間: 2007-1-19 11:07 AM
回應3樓大大的答案...- T/ Q' A0 S; t5 j0 F& N. K2 t
6 d1 s1 C9 {1 z! U. c. g
我猜有水紋波應該跟fpga沒關係, 資料latch錯了會出現比較像雜訊的東東, 水波應該是來自於電源對DAC的干擾, 這個干擾也有可能透過 RGB565 數位的信號干擾, review一下線路應該很容易找到答案. L, m( r+ O4 D
8 p p; t$ R3 q/ \2 U, | 0 r* i# u, u: m Z; f第2個問題: cache的設計要看你要做1way / 2 way /3 way的哪一種cache. 複雜的cache架構雖然不好設計但是performance會令你滿意的 dma controller在bus算是個master, 在multi-channel dma設計中還需有個arbiter來仲裁, 而且這個東東跟bus architecture / protocol也有關係, 這些相關的知識其實好好去翻計算機組織與結構的書相信有很多重要的知識, dma controller還可以去參考別人現成做好的一些design 5 V/ N$ E* K4 K( y8 [' _+ D) N4 j- A+ ]& h/ y
以上希望能有幫助...5 P, \1 Z8 T6 ?) O8 C# r1 I7 d
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