標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) [打印本頁] 作者: masonchung 時間: 2007-5-26 11:43 PM 標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) 隨著製程的快速推進及積體電路（IC）設計 3 o9 W. v$ j+ [複雜度之大幅增加，系統晶片（SoC）及矽智財 ' A( i7 j4 {0 C3 p" v（IP）已成為IC 設計領域逐漸流行之趨勢。從4 h2 h' O& G0 e% w! i2 S( |0 d, O6 f
傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設 4 w; h6 h! {' E* E計者會面臨設計複雜度增加，而導致驗證時所需2 R/ Z b* E2 h7 ~, Z. b
給定的測試輸入數目增加、模擬時間加長、以及 . L* R( f! [5 q! J整合不易等諸多挑戰。因此，如何建立一個百萬 0 y- m: p) O2 K邏輯閘以上之SoC/IP 快速雛型驗證平台，以期! e+ y4 z) } S/ P9 [
能夠有效的加速產品開發週期，同時降低成本、) n# h: y, e$ B
風險與增加產品開發第一次就成功的機會，實為 ' Y0 v7 r% |0 F刻不容緩之事。' j; K8 e$ S5 k
同時，為降低成本與趕上產品市場的週期，# g% k, x/ l( P+ |5 _/ O
許多晶片製造業者轉向求助於具有已驗證過的' G; A) L0 H+ g
Hard IP 及Soft IP 的IP Provider，因為相較之下，% s. y/ B% @9 B: M! v; u2 P
Hard IP 與Soft IP 比較具有彈性，他們不但可以9 P& R" l; r. I# y T A; D. Y( r* c
透過不同的Foundry 廠製造外，還可以經由最佳8 G6 \9 ^" `" k3 n, D" C
化使IP 在產品的表現上更加淋漓盡致。儘管此 % a; J* a" g* J5 U做法可以大大的減少新的設計在成本及產品市 + @% d& T0 k. Y場週期的風險，但如何能成功的將IP 整合的關 7 x. |. r" @* j8 D7 e- [鍵問題仍待克服，因此造成快速雛型技術（Rapid1 o: u5 ~% _' X4 C! M8 G E! S
Prototyping）應運而生。6 t: f: N1 c0 x
閱讀權限 101 r. Q6 s) T- a! S7 W7 g
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2 p9 x$ D4 [& q' o5 G$ F+ ^0 R & [6 i. j' }3 ~/ {[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]作者: phoenixfeng 時間: 2007-7-5 09:46 AM
i love it very much, rapid prototyping is so important that it's valuable to research on it . Q/ ^* |; g6 E9 c( [as far as i know , the cost of rapid prototyping is large, but it is smaller than the cost of + v1 z1 b* k6 lproduct failure作者: henseneg 時間: 2010-1-24 11:18 PM
好像是很不錯的文章...下載來看看...感謝分享